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參數(shù)資料
| 型號(hào)： | A42MX16-FPQ208I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 62/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX16-FPQ208I |
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40MX and 42MX FPGA Families
62
v5.0
A42MX24 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
t
INPY
Input Data Pad-to-Y
1.4
1.6
1.8
2.2
3.0
ns
t
INGO
Input Latch Gate-to-Output
1.8
1.9
2.2
2.6
3.6
ns
t
INH
Input Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
INSU
Input Latch Set-Up
0.7
0.7
0.8
1.0
1.4
ns
t
ILA
Input Module Predicted Routing Delays
1
Latch Active Pulse Width
6.5
7.3
8.2
9.7
13.5
ns
t
IRD1
FO=1 Routing Delay
2.6
2.9
3.2
3.8
5.3
ns
t
IRD2
FO=2 Routing Delay
2.9
3.2
3.6
4.3
6.0
ns
t
IRD3
FO=3 Routing Delay
3.2
3.6
4.0
4.8
6.6
ns
t
IRD4
FO=4 Routing Delay
3.5
3.9
4.4
5.2
7.3
ns
t
IRD8
FO=8 Routing Delay
4.8
5.3
6.1
7.1
10.0
ns
Global Clock Network
t
CKH
Input LOW to HIGH
FO=32
FO=486
4.4
4.8
4.8
5.3
5.5
6.0
6.5
7.1
9.1
10.0
ns
ns
t
CKL
Input HIGH to LOW
FO=32
FO=486
5.1
6.0
5.7
6.6
6.4
7.5
7.6
8.8
10.6
12.4
ns
ns
t
PWH
Minimum Pulse Width HIGH FO=32
FO=486
3.0
3.3
3.3
3.7
3.8
4.2
4.5
4.9
6.3
6.9
ns
ns
t
PWL
Minimum Pulse Width LOW FO=32
FO=486
3.0
3.3
3.4
3.7
3.8
4.2
4.5
4.9
6.3
6.9
ns
ns
t
CKSW
Maximum Skew
FO=32
FO=486
0.8
0.8
0.8
0.8
1.0
1.0
1.1
1.1
1.6
1.6
ns
ns
t
SUEXT
Input Latch External Set-Up FO=32
FO=486
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
ns
ns
t
HEXT
Input Latch External Hold
FO=32
FO=486
3.9
4.6
4.3
5.2
4.9
5.8
5.7
6.9
8.1
9.6
ns
ns
t
P
Minimum Period (1/f
MAX
)
FO=32
FO=486
7.8
8.6
8.7
9.5
9.47
10.4
10.8
11.9
18.2
19.9
ns
ns
f
MAX
Maximum Datapath
Frequency
FO=32
FO=486
126
116
115
105
106
97
92
84
55
50
MHz
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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