AVDD = V
參數(shù)資料
型號： AD5755BCPZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 52/52頁
文件大?。?/td> 0K
描述： IC DAC 16BIT QUAD 64-LFCSP
視頻文件： AD5755: 16-Bit Multi-Channel, Voltage and Current Output DAC
標準包裝： 750
設(shè)置時間： 11µs
位數(shù)： 16
數(shù)據(jù)接口： DSP，MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 4
電壓電源： 模擬和數(shù)字，雙 ±
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 帶卷 (TR)
輸出數(shù)目和類型： 4 電流，4 電壓
采樣率（每秒）： *
Data Sheet
AD5755
Rev. C | Page 9 of 52
TIMING CHARACTERISTICS
AVDD = VBOOST_x = 15 V; AVSS = 15 V; DVDD = 2.7 V to 5.5 V; AVCC = 4.5 V to 5.5 V; dc-to-dc converter disabled; AGND = DGND =
GNDSWx = 0 V; REFIN = 5 V; voltage outputs: RL = 1 k, CL = 220 pF; current outputs: RL = 300 ; all specifications TMIN to TMAX, unless
otherwise noted.
Table 3.
Parameter1, 2, 3
Limit at TMIN, TMAX
Unit
Description
t1
33
ns min
SCLK cycle time
t2
13
ns min
SCLK high time
t3
13
ns min
SCLK low time
t4
13
ns min
SYNC falling edge to SCLK falling edge setup time
t5
13
ns min
24th/32nd SCLK falling edge to SYNC rising edge (see Figure 77)
t6
198
ns min
SYNC high time
t7
5
ns min
Data setup time
t8
5
ns min
Data hold time
t9
20
s min
SYNC rising edge to LDAC falling edge (all DACs updated or any channel has
digital slew rate control enabled)
5
s min
SYNC rising edge to LDAC falling edge (single DAC updated)
t10
10
ns min
LDAC pulse width low
t11
500
ns max
LDAC falling edge to DAC output response time
t12
s max
DAC output settling time
t13
10
ns min
CLEAR high time
t14
5
s max
CLEAR activation time
t15
40
ns max
SCLK rising edge to SDO valid
t16
21
s min
SYNC rising edge to DAC output response time (LDAC = 0) (all DACs updated)
5
s min
SYNC rising edge to DAC output response time (LDAC = 0) (single DAC updated)
t17
500
ns min
LDAC falling edge to SYNC rising edge
t18
800
ns min
RESET pulse width
20
s min
SYNC high to next SYNC low (digital slew rate control enabled) (all DACs updated)
5
s min
SYNC high to next SYNC low (digital slew rate control disabled) (single DAC
updated)
1
Guaranteed by design and characterization; not production tested.
2
All input signals are specified with tRISE = tFALL = 5 ns (10% to 90% of DVDD) and timed from a voltage level of 1.2 V.
3
4
This specification applies if LDAC is held low during the write cycle; otherwise, see t9.
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PDF描述
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