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參數(shù)資料
| 型號： | AD9520-3BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 72/80頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN 2GHZ VCO 64LFCSP |
| 設(shè)計資源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:12，2:24 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 2.25GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
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AD9520-3
Data Sheet
Rev. A | Page 74 of 80
Reg.
Addr.
(Hex) Bits
Name
Description
0x19A 7
Divider 3 bypass
Bypasses and powers down the divider; routes input to divider output.
0: uses divider (default).
1: bypasses divider.
6
Divider 3 ignore SYNC
Ignores SYNC.
0: obeys chip-level SYNC signal (default).
1: ignores chip-level SYNC signal.
5
Divider 3 force high
Forces divider output to a specific state. This requires that ignore SYNC also be set. Note that this bit
has no effect if the channel divider is bypassed, but the driver polarity can still be reversed.
0: divider output is forced to low (default).
1: divider output is forced to the setting stored in Bit 4 of this register.
4
Divider 3 start high
Selects clock output to start high or start low.
0: starts low (default).
1: starts high.
[3:0] Divider 3 phase offset
Phase offset (default: 0x0).
0x19B [7:3] Unused
Unused.
2
Channel 3 power-down
Channel 3 powers down.
0: normal operation (default).
1: powered down. (Setting this bit puts OUT9/OUT9, OUT10/OUT10, and OUT11/OUT11 into safe
power-down mode.)
1
Channel 3 direct to output
Connects OUT9, OUT10, and OUT11 to Divider 3 or directly to VCO or CLK.
0: OUT9, OUT10, and OUT11 are connected to Divider 3 (default).
1: If Register 0x1E1[1:0] = 10b, the VCO is routed directly to OUT9, OUT10, and OUT11.
If Register 0x1E1[1:0] = 00b, the CLK is routed directly to OUT9, OUT10, and OUT11.
If Register 0x1E1[1:0] = 01b, there is no effect.
0
Disable Divider 3 DCC
Duty-cycle correction function.
0: enables duty-cycle correction (default).
1: disables duty-cycle correction.
Table 57. VCO Divider and CLK Input
Reg.
Addr.
(Hex) Bits Name
Description
0x1E0 [2:0] VCO divider
Bit 2
Bit 1
Bit 0
Divide
0
2 (default)
0
1
3
0
1
0
4
0
1
5
1
0
6
1
0
1
Output static
1
0
1 (bypass)
1
Output static
0x1E1 [7:5] Unused
Unused.
4
Power down
clock input section
Powers down the clock input section (including CLK buffer, VCO divider, and CLK tree).
0: normal operation (default).
1: power-down.
3
Power down
VCO clock interface
Powers down the interface block between VCO and clock distribution.
0: normal operation (default).
1: power-down.
2
Power down VCO and CLK
Powers down both the VCO and the CLK input.
0: normal operation (default).
1: power-down.
1
Select VCO or CLK
Selects either the VCO or the CLK as the input to VCO divider.
0: selects external CLK as input to VCO divider (default).
1: selects VCO as input to VCO divider; VCO divider cannot be bypassed when this bit is set. This bit
must be set to use the PLL with the internal VCO.
0
Bypass VCO divider
Bypasses or uses the VCO divider.
0: uses VCO divider (default).
1: bypasses VCO divider; VCO cannot be selected as input when this bit is set.
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