參數(shù)資料
型號： ADN2812ACPZ
廠商： Analog Devices Inc
文件頁數(shù)： 23/28頁
文件大?。?/td> 0K
描述： IC CLOCK/DATA RECOVERY 32LFCSP
標準包裝： 1
類型： 時鐘和數(shù)據(jù)恢復(fù)（CDR），多路復(fù)用器
PLL： 是
主要目的： SONET/SDH
輸入： CML
輸出： CML
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 2.7GHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ（5x5）
包裝： 托盤
ADN2812
Data Sheet
Rev. E | Page 4 of 28
Parameter
Conditions
Min
Typ
Max
Unit
DATA RATE READBACK ACCURACY
Coarse Readback
10
%
Fine Readback
In addition to REFCLK accuracy
Data rate ≤ 20 Mb/s
200
ppm
Data rate > 20 Mb/s
100
ppm
POWER SUPPLY VOLTAGE
3.0
3.3
3.6
V
POWER SUPPLY CURRENT
235
259
mA
OPERATING TEMPERATURE RANGE
–40
+85
°C
1
PIN and NIN should be differentially driven and ac-coupled for optimum sensitivity.
2
When ac-coupled, the LOS assert and deassert time is dominated by the RC time constant of the ac coupling capacitor and the 50 input termination of the
ADN2812 input stage.
JITTER SPECIFICATIONS
TA = TMIN to TMAX, VCC = VMIN to VMAX, VEE = 0 V, CF = 0.47 F, SLICEP = SLICEN = VEE, input data pattern: PRBS 223 1,
unless otherwise noted.
Table 2.
Parameter
Conditions
Min
Typ
Max
Unit
PHASE-LOCKED LOOP CHARACTERISTICS
Jitter Transfer BW
OC-48
490
670
kHz
OC-12
71
108
kHz
OC-3
23
35
kHz
Jitter Peaking
OC-48
0
0.03
dB
OC-12
0
0.03
dB
OC-3
0
0.03
dB
Jitter Generation
OC-48, 12 kHz to 20 MHz
0.001
0.002
UI rms
0.02
0.037
UI p-p
OC-12, 12 kHz to 5 MHz
0.001
0.002
UI rms
0.01
0.019
UI p-p
OC-3, 12 kHz to 1.3 MHz
0.001
0.002
UI rms
0.01
0.011
UI p-p
Jitter Tolerance
OC-48, 223 1 PRBS
600 Hz
70
92
UI p-p
6 kHz
19
45
UI p-p
100 kHz
3.8
5
UI p-p
1 MHz
0.75
1
UI p-p
20 MHz
0.4
0.6
UI p-p
OC-12, 223 1 PRBS
30 Hz1
100
UI p-p
300 Hz1
44
UI p-p
25 kHz
2.5
UI p-p
250 kHz1
1.0
UI p-p
OC-3, 223 1 PRBS
30 Hz1
50
UI p-p
300 Hz1
24
UI p-p
6500 Hz
3.5
UI p-p
65 kHz
1.0
UI p-p
1
Jitter tolerance of the ADN2812 at these jitter frequencies is better than what the test equipment is able to measure.
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PDF描述
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