參數(shù)資料
型號(hào)： ADSP-21061LASZ-176
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 21/52頁(yè)
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 240MQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 同步串行端口（SSP）
時(shí)鐘速率： 44MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 240-BFQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 240-MQFP-EP（32x32）
包裝： 托盤
Rev. D | Page 28 of 52 | May 2013
Synchronous Read/Write—Bus Slave
Use these specifications for ADSP-21061 bus master accesses of
a slave’s IOP registers or internal memory (in multiprocessor
memory space). The bus master must meet these (bus slave)
timing requirements.
Table 15. Synchronous Read/Write—Bus Slave
5 V and 3.3 V
Unit
Parameter
Min
Max
Timing Requirements
tSADRI
Address, SW Setup Before CLKIN
14 + DT/2
ns
tHADRI
Address, SW Hold After CLKIN
5 + DT/2
ns
tSRWLI
RD/WR Low Setup Before CLKIN1
8.5 + 5DT/16
ns
tHRWLI
RD/WR Low Hold After CLKIN
44 MHz/50 MHz2
–4 – 5DT/16
–3.5 – 5DT/16
8 + 7DT/16
ns
tRWHPI
RD/WR Pulse High
3
ns
tSDATWH
Data Setup Before WR High
3
ns
tHDATWH
Data Hold After WR High
1
ns
Switching Characteristics
tSDDATO
Data Delay After CLKIN
19 + 5DT/16
ns
tDATTR
Data Disable After CLKIN3
0 – DT/8
7 – DT/8
ns
tDACKAD
ACK Delay After Address, SW4
8ns
tACKTR
ACK Disable After CLKIN2
–1 – DT/8
6 – DT/8
ns
1 t
SRWLI (min) = 9.5 + 5DT/16 when multiprocessor memory space wait state (MMSWS bit in WAIT register) is disabled; when MMSWS is enabled, tSRWLI (min)= 4 + DT/8.
2 This specification applies to the ADSP-21061LKS-176 (3.3 V, 44 MHz) and the ADSP-21061KS-200 (5 V, 50 MHz), operating at t
CK < 25 ns. For all other devices, use the
preceding timing specification of the same name.
3 See Example System Hold Time Calculation on Page 43 for calculation of hold times given capacitive and dc loads.
4 t
DACKAD is true only if the address and SW inputs have setup times (before CLKIN) greater than 10 + DT/8 and less than 19 + 3DT/4. If the address and inputs have setup
times greater than 19 + 3DT/4, then ACK is valid 14 + DT/4 (max) after CLKIN. A slave that sees an address with an M field match will respond with ACK regardless of
the state of MMSWS or strobes. A slave will three-state ACK every cycle with tACKTR.
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