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參數(shù)資料
| 型號： | ADSP-2115BPZ-100 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 29/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 68-PLCC |
| 標(biāo)準(zhǔn)包裝： | 19 |
| 系列： | ADSP-21xx |
| 類型： | 定點 |
| 接口： | 同步串行端口（SSP） |
| 時鐘速率： | 25MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 3kB |
| 電壓 - 輸入/輸出： | 5.00V |
| 電壓 - 核心： | 5.00V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 68-PLCC（24.23x24.23） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 738 (CN2011-ZH PDF) |
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ADSP-21xx
REV. B
–35–
Frequency
12.5 MHz
13.0 MHz
13.824 MHz*
Dependency
Parameter
Min Max
Min
Max
Min
Max
Unit
Timing Requirement:
tSCK
SCLK Period
80
76.9
72.3
ns
tSCS
DR/TFS/RFS Setup before SCLK Low
8
ns
tSCH
DR/TFS/RFS Hold after SCLK Low
10
ns
tSCP
SCLKIN Width
30
28
ns
Switching Characteristic:
tCC
CLKOUT High to SCLKOUT
20
35
19.2 34.2
18.1
33.1
0.25tCK 0.25tCK + 15ns
tSCDE SCLK High to DT Enable
0
ns
tSCDV SCLK High to DT Valid
20
ns
tRH
TFS/RFSOUT Hold after SCLK High
0
ns
tRD
TFS/RFSOUT Delay from SCLK High
20
ns
tSCDH DT Hold after SCLK High
0
ns
tTDE
TFS (Alt) to DT Enable
0
ns
tTDV
TFS (Alt) to DT Valid
18
ns
tSCDD SCLK High to DT Disable
25
ns
tRDV
RFS (Multichannel, Frame Delay Zero)
20
ns
to DT Valid
*Maximum serial port operating frequency is 13.824 MHz for all processor speed grades except the 12.5 MHz ADSP-2101 and 13.0 MHz ADSP-2111.
TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)
SERIAL PORTS
CLKOUT
SCLK
TFS
RFS
DR
RFSIN
TFSIN
DT
( ALTERNATE
FRAME MODE )
t
CC
t
CC
t
SCK
t
SCP
t
SCP
t
SCS
t
SCH
t
RD
t
RH
RFSOUT
TFSOUT
t
SCDV
t
SCDE
t
SCDH
t
SCDD
t
TDE
t
TDV
t
RDV
( MULTICHANNEL MODE,
FRAME DELAY 0 {MFD = 0} )
Figure 34. Serial Ports
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