參數(shù)資料
型號： AGLN125V5-FCSG81
元件分類： FPGA
英文描述： FPGA, PBGA81
封裝： 5 X 5 MM, 0.80 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, CSP-81
文件頁數(shù)： 110/114頁
文件大?。?/td> 3991K
代理商： AGLN125V5-FCSG81
IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-81
1.2 V DC Core Voltage
Table 2-99 FIFO
Worst Commercial-Case Conditions: TJ = 70°C, VCC = 1.14 V
Parameter
Description
Std.
Units
tENS
REN_B, WEN_B Setup Time
4.13
ns
tENH
REN_B, WEN_B Hold Time
0.31
ns
tBKS
BLK_B Setup Time
0.30
ns
tBKH
BLK_B Hold Time
0.00
ns
tDS
Input Data (DI) Setup Time
1.56
ns
tDH
Input Data (DI) Hold Time
0.49
ns
tCKQ1
Clock HIGH to New Data Valid on DO (flow-through)
6.80
ns
tCKQ2
Clock HIGH to New Data Valid on DO (pipelined)
3.62
ns
tRCKEF
RCLK HIGH to Empty Flag Valid
7.23
ns
tWCKFF
WCLK HIGH to Full Flag Valid
6.85
ns
tCKAF
Clock HIGH to Almost Empty/Full Flag Valid
26.61
ns
tRSTFG
RESET_B LOW to Empty/Full Flag Valid
7.12
ns
tRSTAF
RESET_B LOW to Almost Empty/Full Flag Valid
26.33
ns
tRSTBQ
RESET_B LOW to Data Out LOW on DO (flow-through)
4.09
ns
RESET_B LOW to Data Out LOW on DO (pipelined)
4.09
ns
tREMRSTB
RESET_B Removal
1.23
ns
tRECRSTB
RESET_B Recovery
6.58
ns
tMPWRSTB
RESET_B Minimum Pulse Width
1.18
ns
tCYC
Clock Cycle Time
10.90
ns
FMAX
Maximum Frequency for FIFO
92
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
values.
相關(guān)PDF資料
PDF描述
AGLN125V5-FQN100 FPGA, PBCC100
AGLN125V5-FQNG100 FPGA, PBCC100
AGLN125V5-FVQ100 FPGA, PQFP100
AGLN125V5-FVQG100 FPGA, PQFP100
AGLN125V5-QN100I FPGA, PBCC100
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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AGLN125V5-VQG100 功能描述:IC FPGA 125K 1.5V 100VTQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:IGLOO nano 標(biāo)準(zhǔn)包裝:24 系列:ECP2 LAB/CLB數(shù):1500 邏輯元件/單元數(shù):12000 RAM 位總計:226304 輸入/輸出數(shù):131 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28）
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