參數(shù)資料
型號： AM79C973KCW
廠商： ADVANCED MICRO DEVICES INC
元件分類： 微控制器/微處理器
英文描述： PCnet⑩-FAST III Single-Chip 10/100 Mbps PCI Ethernet Controller with Integrated PHY
中文描述： 5 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP16
封裝： PLASTIC, QFP-160
文件頁數(shù)： 156/304頁
文件大?。?/td> 2092K
代理商： AM79C973KCW
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156
Am79C973/Am79C975
P R E L I M I N A R Y
bit is set. Cleared by H_RESET
and is not affected by S_RESET
or setting the STOP bit.
1
RWU_POL
RWU Pin Polarity. If RWU_POL
is set to 1, the RWU pin is normal-
ly HIGH and asserts LOW; other-
wise RWU is normally LOW and
asserts HIGH.
Read/Write accessible only when
either the STOP bit or the SPND
bit is set. Cleared by H_RESET
and is not affected by S_RESET
or setting the STOP bit.
0
RST_POL
PHY_RST Pin Polarity. If the
PHY_POL is set to 1, the
PHY_RST pin is active LOW; oth-
erwise PHY_RST is active HIGH.
Read/Write accessible only when
either the STOP bit or the SPND
bit is set. Cleared by H_RESET
and is not affected by S_RESET
or setting the STOP bit.
CSR122: Advanced Feature Control
Bit
Name
Description
31-16 RES
Reserved locations. Written as
zeros and read as undefined.
15-1
RES
Reserved locations. Written as
zeros and read as undefined.
0
RCVALGN
Receive Packet Align. When set,
this bit forces the data field of ISO
8802-3 (IEEE/ANSI 802.3) pack-
ets to align to 0 MOD 4 address
boundaries (i.e., DWord aligned
addresses). It is important to note
that this feature will only function
correctly if all receive buffer
boundaries are DWord aligned
and all receive buffers have 0
MOD 4 lengths. In order to ac-
complish the data alignment, the
Am79C973/Am79C975 controller
simply inserts two bytes of ran-
dom data at the beginning of the
receive packet (i.e., before the
ISO 8802-3 (IEEE/ANSI 802.3)
destination address field). The
MCNT field reported to the re-
ceive descriptor will not include
the extra two bytes.
Read/Write accessible always.
RCVALGN
is
H_RESET or S_RESET and is
not affected by STOP.
cleared
by
CSR124: Test Register 1
This register is used to place the Am79C973/
Am79C975 controller into various test modes. The Runt
Packet Accept is the only user accessible test mode. All
other test modes are for AMD internal use only.
Bit
Name
Description
31-16 RES
Reserved locations. Written as
zeros and read as undefined.
15-4
RES
Reserved locations. Written as
zeros and read as undefined.
3
RPA
Runt Packet Accept. This bit
forces
the
Am79C975 controller to accept
runt packets (packets shorter
than 64 bytes).
Am79C973/
Read accessible always; write
accessible only when STOP is
set to 1. RPA is cleared by
H_RESET or S_RESET and is
not affected by STOP.
2-0
RES
Reserved locations. Written as
zeros and read as undefined.
CSR125: MAC Enhanced Configuration Control
Bit
Name
Description
31-16 RES
Reserved locations. Written as
zeros and read as undefined.
15-8
IPG
Inter Packet Gap. Changing IPG
allows the user to program the
Am79C973/Am79C975 controller
for aggressiveness on a network.
By changing the default value of
96 bit times (60h) the user can
adjust the fairness or aggressive-
ness
of
the
Am79C975 MAC on the network.
By programming a lower number
of bit times other then the ISO/
IEC 8802-3 standard requires,
the Am79C973/Am79C975 MAC
will become more aggressive on
the network. This aggressive na-
ture
will
give
Am79C973/Am79C975 controller
possibly
“
capturing the network
”
at times by forcing other less ag-
Am79C973/
rise
to
the
相關(guān)PDF資料
PDF描述
AM79C975KCW PCnet⑩-FAST III Single-Chip 10/100 Mbps PCI Ethernet Controller with Integrated PHY
AM79C973VCW PCnet⑩-FAST III Single-Chip 10/100 Mbps PCI Ethernet Controller with Integrated PHY
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AM79C976 PCnet-PRO⑩ 10/100 Mbps PCI Ethernet Controller
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參數(shù)描述
AM79C973VCW 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnet⑩-FAST III Single-Chip 10/100 Mbps PCI Ethernet Controller with Integrated PHY
AM79C974 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnetTM-SCSI Combination Ethernet and SCSI Controller for PCI Systems
AM79C974KC 制造商:Advanced Micro Devices 功能描述:
AM79C974KC/W 制造商:未知廠家 制造商全稱:未知廠家 功能描述:LAN Node Controller
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