參數(shù)資料
型號： AMD-756
廠商： ADVANCED MICRO DEVICES INC
元件分類： 總線控制器
英文描述： Peripheral Bus Controller(外圍總線控制器)
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PBGA272
封裝： PLASTIC, BGA-272
文件頁數(shù)： 258/368頁
文件大?。?/td> 5363K
代理商： AMD-756
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238
Registers
Chapter 7
AMD-756
Peripheral Bus Controller Data Sheet
22548B/0
—
August 1999
Preliminary Information
Power Management: PCI Edge or Level Select
Function 3 Offset 54h
Bit
Name
Default
Description
Access Type
RW
7-4
0
Reserved.
Always reads 0.
Edge Triggered Interrupt Select for PCI Interrupt D.
This bit controls the polarity of
the PCI interrupt pin PIRQ[D]#.
0 = PIRQ[D] is active Low and level triggered, which is the normal PCI-compliant mode.
1= PIRQ[D] active High and edge triggered, which is not compliant with PCI, but is typical of
ISA interrupts.
Edge Triggered Interrupt Select for PCI Interrupt C.
This bit controls the polarity of
the PCI interrupt pin PIRQ[C]#.
0 = PIRQ[C] is active Low and level triggered, which is the normal PCI-compliant mode.
1= PIRQ[C] active High and edge triggered, which is not compliant with PCI, but is typical of
ISA interrupts.
Edge Triggered Interrupt Select for PCI Interrupt B.
This bit controls the polarity of
the PCI interrupt pin PIRQ[B]#.
0 = PIRQ[B] is active Low and level triggered, which is the normal PCI-compliant mode.
1= PIRQ[B] is active High and edge triggered, which is not compliant with PCI, but is typical of
ISA interrupts.
Edge Triggered Interrupt Select for PCI Interrupt A.
This bit controls the polarity of
the PCI interrupt pin PIRQ[A]#.
0 = PIRQ[A] is active Low and level triggered, which is the normal PCI-compliant mode.
1= PIRQ[A] active High and edge triggered, which is not compliant with PCI, but is typical of
ISA interrupts.
3
EDGEPID
0
RW
2
EDGEPIC
RW
1
EDGEPIB
0
RW
0
EDGEPA
0
RW
Power Management: PCI IRQ Routing
Function 3 Offset 57h
–
56h
Bit
Name
Default
Description
Access Type
15-12
PIRQDSEL 0
PIRQD# Select.
These bits map the PCIIRQD# pin to the internal ISA-bus compatible
interrupt controller. This field is decoded as shown in Table 78.
PIRQC# Select.
These bits map the PCIIRQC# pin to the internal ISA-bus compatible
interrupt controller. This field is decoded as shown in Table 78.
PIRQB# Select.
These bits map the PCIIRQB# pin to the internal ISA-bus compatible
interrupt controller. This field is decoded as shown in Table 78.
PIRQA# Select.
These bits map the PCIIRQA# pin to the internal ISA-bus compatible
interrupt controller. This field is decoded as shown in Table 78.
RW
11-8
PIIRQCSEL 0
RW
7-4
PIRQBSEL 0
RW
3-0
PIRQASEL 0
RW
Power Management: System Management I/O Space Pointer
Function 3 Offset 5Bh
–
58h
Bit
Name
Default
Description
Access Type
RW
31-16
0
Reserved.
Must remain 0 for proper operation.
PMBASE.
These bits specify the PCI address bits[15:8] of the 256-byte block of I/O-mapped registers
used for system management (address space I/O Mapped Power Management). Access to
this address space is enabled by Function 3 Offset 41 bit 7 [PMIOEN].
PM Base LSB.
Always reads 01h
15-8
11011101
RW
7-0
00000001
RO
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PDF描述
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