參數(shù)資料
型號： AMD-756
廠商： ADVANCED MICRO DEVICES INC
元件分類： 總線控制器
英文描述： Peripheral Bus Controller(外圍總線控制器)
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PBGA272
封裝： PLASTIC, BGA-272
文件頁數(shù)： 269/368頁
文件大?。?/td> 5363K
代理商： AMD-756
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Chapter 7
Registers
249
22548B/0
—
August 1999
AMD-756
Peripheral Bus Controller Data Sheet
Preliminary Information
Power Management: Flag Write
I/O Mapped Offset 18h
Bit
Name
Default
Description
Access Type
15-0
FWRDATA
00000000
00000000
Flag Write Data.
Writes to this register are passed to the ISA data bus to be latched by external
‘
373- like devices
with the FLAGWR pin. The SA and SD ISA bus pins are valid at least 30 nanoseconds before
and 20 nanoseconds after FLAGWR is asserted such that (1) if a given data bit is not changing,
then there will be no glitches on the output of the latch for that bit and (2) if a given data bit
is changing, then there will be only one edge on the output of the latch for that signal.
Reads provide the last data written to this register (internally latched).
Do not read from PM00 +18h and PM00 +1Ah in a single 4-byte cycle.
The two registers must be read separately with 2-byte cycles.
To use the FLAGWR pin, PM00 +CAh must be set up for the FLAGWR function.
RW
Power Management: Flag Read
I/O Mapped Offset 1Ah
Bit
Name
Default
0000000
0
Description
Access Type
15-0
FRDDATA
Flag Read Data.
Reads to this register are passed to the ISA data bus to be driven by external
‘
244-like devices
with the FLAGRD# pin. It follows the same logical timing as the IOR# signal.
Do not read from PM00 +18h and PM00 +1Ah in a single 4-byte cycle.
The two registers must be read separately with 2-byte cycles.
To use the FLAGRD# pin, PM00 +CBh must be set up for the FLAGRD# function.
RO
Power Management: Soft Logic Test
I/O Mapped Offset 1Ch
Bit
Name
Processor
Level 2
Default
Description
Access Type
7-1
0
Test Bits [7:1].
To be determined.
RW
0
0
Test Bit 0.
Speed up slow counter. When set, the slow counter that is used to generate the clocks for
several functions are replaced with the clock derived from RTCX_IN. These include the four
clocks to the PM00 +DCh blink clock generator, the clocks to all the debounce circuits, the four
clocks to the system inactivity timer, and the clock to the power-button override counter.
These bits are reset by RST_SOFT and their value is retained while in the SOFF state.
RW
Power Management: ACPI GP Status Register
I/O Mapped Offset 20h
15
USB_RSM
_STS
0
USB Resume Event Status.
0 = no activity
1 = indicates a USB-defined resume event has occurred. This may occur while the system is
in the SOFF power state. This bit is reset by RST_SOFT and its value is retained in the SOFF
state.
Ring Indicator Pin Status.
The bit is set when the RI# pin is asserted (active state is dependent upon the GPIO14 input
polarity).
Reserved.
Always reads 0.
Thermal Pin Status.
The bit is set when the THERM# pin is asserted (active state is dependent upon the GPIO2
input polarity). The latch that drives this bit is the same as the GPIO2 input-path latch.
4
14
RI_STS
0
RWC
13-11
0
10
TH_STS
0
RWC
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PDF描述
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