參數(shù)資料
型號： AMD-756
廠商： ADVANCED MICRO DEVICES INC
元件分類： 總線控制器
英文描述： Peripheral Bus Controller(外圍總線控制器)
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PBGA272
封裝： PLASTIC, BGA-272
文件頁數(shù)： 289/368頁
文件大?。?/td> 5363K
代理商： AMD-756
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Chapter 7
Registers
269
22548B/0
—
August 1999
AMD-756
Peripheral Bus Controller Data Sheet
Preliminary Information
The register above is powered by the VDD_SOFT plane and
reset by RST_SOFT rather than PWRGD.
The register above is powered by the VDD_SOFT plane and
reset by RST_SOFT rather than PWRGD.
The register above is powered by the VDD_SOFT plane and
reset by RST_SOFT rather than PWRGD.
SM Bus Host-as-Slave Device Address Register
PM00 + Offset EDh
–
ECh
Bit
Name
Default
Description
0-state
15-8
HSLV10DA
00000000
Host-as-Slave 10 Bit Address LSBs.
These bits store the second byte of the address, used in 10-bit SMBus host-as-master
transfers. If HSTADDR ==
‘
b1111_0xx, then the cycle is specified to use 10-bit addressing.
If HSTADDR is any other value, then HST10BA is not utilized. HST10BA are the upper 8 bits
and the least significant 2 bits come from the HSTADDR field.
Host-as-Slave Device Address.
This field stores the second byte of the device address used in 10-bit SMBus transfers to
the host as a slave. If HSLVDA ==
‘
b1111_0xx, then the cycle is specified by the SMBus
specification to transmit a 10-bit device address to the host-as-slave logic and the second
byte of that device address is stored in this field. If HSLVDA is any other value, then
HSLV10BA is ignored.
Snoop Command LSB.
If the SMBus cycle address matches PM00+EFh, then the cycle is assumed to be a write
word. The LSB of the command field for the cycle is placed in this bit (and the other 7 bits
are placed in HSLVDA).
RO
7-1
HSLVDA
0000000
RO
0
SNPL
0
RO
SM Bus Host-as-Slave Host Address Register
PM00 + Offset EEh
Bit
Name
Default
Description
Access Type
7-1
HSLVDDR
0001000
Host-as-Slave Address.
The SMBus logic compares the address generated by masters over the SMBus to this field to
determine if there is a match (also, for a match to occur, the read-write bit is required to
specify a write command). If a match occurs, then the cycle is assumed to be a write word
command to the host, with the slave
’
s device address transmitted during the normal
command phase. The device address is captured in PM00+ECh and the data is capture in
PM00+EAh for the cycle. After the cycle is complete, PM00+E0h bit[HSLV_STS] is set.
Reserved.
This bit must remain 0 for proper operation.
RW
0
0
RW
SM Bus Snoop Address Register
PM00 + Offset EFh
Bit
Name
Default
Description
Access Type
7-1
SNPADDR
0001000
Snoop Address.
The SMBus logic compares the address generated by masters over the SMBus to this field to
determine if there is a match (regardless as to whether it is a read or a write). If there is a
match, then PM00+E0h bit[SNP_STS] is set high after the cycle completes. If the address
specified here matches PM00+EEh, then PM00+E0h bit[SNP_STS] will not be set high.
Reserved.
This bit must remain 0 for proper operation.
RW
0
0
RW
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PDF描述
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