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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進(jìn)RISC機(jī)器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 116/208頁 |
| 文件大小： | 2420K |
| 代理商： | ARM7TDMI |
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8-6
Debug Interface
Breakpoint instructions do not get executed: instead, the core enters
debug state. Thus, when the internal state is examined, the state before
the breakpoint instruction is seen. Once examination is complete, the
breakpoint should be removed and program execution restarted from the
previous breakpoint instruction.
8.3.1.2 Entry into Debug State on Watchpoint
Watchpoints occur on data accesses. A watchpoint is always taken, but
the core may not enter debug state immediately. In all cases, the current
instruction will complete. If this is a multiword load or store (
LDM
or
STM
),
many cycles may elapse before the watchpoint is taken.
Watchpoints can be thought of as being similar to data aborts. The
difference is if a data abort occurs, although the instruction completes,
all subsequent changes to the core’s state are prevented. This allows the
cause of the abort to be cured by the abort handler, and the instruction
re-executed. This is not so in the case of a watchpoint. Here, the
instruction completes and all changes to the core’s state occur (i.e., load
data is written into the destination registers, and base write back occurs).
Thus the instruction does not need to be restarted.
Watchpoints are always taken. If an exception is pending when a
watchpoint occurs, the core enters debug state in the mode of that
exception.
8.3.1.3 Entry into Debug State on Debug Request
ARM7TDMI may also be forced into debug state on debug request. This
can be done either through EmbeddedICE macrocell programming (see
Chapter 9, "EmbeddedICE Macrocell"
), or by the assertion of the
DBGRQ signal. This signal is an asynchronous input and is thus
synchronized by logic inside the core before it takes effect. Following
synchronization, the core will normally enter debug state at the end of
the current instruction. However, if the current instruction is a busy-
waiting access to a coprocessor, the instruction terminates and the core
enters debug state immediately (this is similar to the action of nIRQ and
nFIQ).
相關(guān)PDF資料 |
PDF描述 |
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| ART10015T | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
| ART2812T | 28V Input, Triple Output / HYBRID - HIGH RELIABILITY RADIATION HARDENED DC/DC CONVERTER |
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| AS115-61 | GaAs IC SP4T Non-Reflective Switch DC-2 GHz |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| ARM7TDMI-S | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:周立功的中文ARM7TDI文檔 |
| ARM920T | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:System-on-Chip Platform OS Processor |
| ARM940T | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TECHNICAL REFERENCE MANUAL |
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