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參數(shù)資料
| 型號(hào)： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進(jìn)RISC機(jī)器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 161/208頁 |
| 文件大?。?/td> | 2420K |
| 代理商： | ARM7TDMI |
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Debug Control Register
9-11
Note:
The above are just examples of how to program the
watchpoint register to generate breakpoints and
watchpoints; many other ways of programming the registers
are possible. For instance, simple range breakpoints can be
provided by setting one or more of the address mask bits.
9.5 Debug Control Register
The Debug Control register is 3 bits wide. If the register is accessed for
a write (with the read/write bit HIGH), the control bits are written. If the
register is accessed for a read (with the read/write bit LOW), the control
bits are read. The layout of the Debug Control register follows in
Figure 9.4
Figure 9.4
Debug Control Register Format
As shown in
Figure 9.6
, the value stored in bit 1 of the control register is
synchronized and then ORed with the external DBGRQ before being
applied to the processor. The output of this OR gate is the signal
DBGRQI which is brought out externally from the macrocell.
The synchronization between control bit 1 and DBGRQI is to assist in
multiprocessor environments. The synchronization latch only opens
when the TAP controller state machine is in the Run-Test/Idle state. This
allows an enter debug condition to be setup in all the processors in the
system while they are still running. Once the condition is setup in all the
processors, it can then be applied to them simultaneously by entering the
Run-Test/Idle state.
In the case of DBGACK, the value of DBGACK from the core is ORed
with the value held in bit 0 to generate the external value of DBGACK
seen at the periphery of the core. This allows the debug system to signal
to the rest of the system that the core is still being debugged even when
system speed accesses are being performed (in which case the internal
DBGACK signal from the core will be LOW).
2
1
0
INTDIS
DBGRQ
DBGACK
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