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參數(shù)資料
| 型號： | ARM7TDMI |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit Advanced RISC Machines(ARM) Microprocessor Core(32位ARM微處理器內(nèi)核芯片) |
| 中文描述： | 32位先進(jìn)RISC機(jī)器公司（ARM）的微處理器核心（32位ARM的微處理器內(nèi)核芯片） |
| 文件頁數(shù)： | 98/208頁 |
| 文件大?。?/td> | 2420K |
| 代理商： | ARM7TDMI |
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6-14
Memory Interface
When the bidirectional data bus is being used, the unidirectional buses
must be disabled by driving BUSEN LOW. The timing of the bus for three
cycles, load-store-load, is shown in
Figure 6.11
.
Figure 6.11 Bidirectional Bus Timing
Figure 6.12 Unidirectional Bus Timing
6.10.1 The Unidirectional Data Bus
When the unidirectional data buses are being used, (i.e. when BUSEN
is HIGH), the bidirectional bus, D[31:0], must be left unconnected.
When BUSEN is HIGH, all instructions and input data are presented on
the input data bus, DIN[31:0]. The timing of this data is similar to that of
the bidirectional bus when in input mode. The setup and hold of the data
must occur on the falling edge of MCLK. For the exact timing
requirements refer to CW001007 ARM7TDMI Microprocessor Core
Datasheet
In this configuration, all output data is presented on DOUT[31:0]. The
value on this bus only changes when the processor performs a store
cycle. Again, the timing of the data is similar to that of the bidirectional
data bus. The value on DOUT[31:0] changes on the falling edge of
MCLK.
Read Cycle
Store Cycle
Read Cycle
MCLK
D[31:0]
Read Cycle
Store Cycle
Read Cycle
MCLK
DIN[31:0]
DOUT[31:0]
D[31:0]
D1
D2
D1
D2
DOUT
DOUT
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