參數(shù)資料
型號： AT89LP428-20PU
廠商： Atmel
文件頁數(shù)： 131/149頁
文件大?。?/td> 0K
描述： MCU 8051 4K FLASH SPI 28PDIP
產品培訓模塊： MCU Product Line Introduction
標準包裝： 14
系列： 89LP
核心處理器： 8051
芯體尺寸： 8-位
速度： 20MHz
連通性： SPI，UART/USART
外圍設備： 欠壓檢測/復位，POR，PWM，WDT
輸入/輸出數(shù)： 30
程序存儲器容量： 4KB（4K x 8）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 512 x 8
RAM 容量： 768 x 8
電壓 - 電源 (Vcc/Vdd)： 2.4 V ~ 5.5 V
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 28-DIP（0.300"，7.62mm）
包裝： 管件
82
3654A–MICRO–8/09
AT89LP428/828
Reception is initiated by the condition REN = 1 and R1 = 0. At the next clock cycle, the RX Con-
trol unit writes the bits 11111110 to the receive shift register and activates RECEIVE in the next
clock phase. RECEIVE enables Shift Clock to alternate output function line of P3.1. As data bits
come in from the right, “1”s shift out to the left. When the “0” that was initially loaded into the
right-most position arrives at the left-most position in the shift register, it flags the RX Control
block to do one last shift and load SBUF. Then RECEIVE is cleared and RI is set.
The relationship between the shift clock and data is determined by the combination of the SM2
and SMOD1 bits as listed in Table 16-5 and shown in Figure 16-2. The SM2 bit determines the
idle state of the clock when not currently transmitting/receiving. The SMOD1 bit determines if the
output data is stable for both edges of the clock, or just one.
Table 16-5.
Mode 0 Clock and Data Modes
SM2
SMOD1
Clock Idle
Data Changed
Data Sampled
0
High
While clock is high
Positive edge of clock
0
1
High
Negative edge of clock
Positive edge of clock
1
0
Low
While clock is low
Negative edge of clock
1
Low
Negative edge of clock
Positive edge of clock
相關PDF資料
PDF描述
AT89LP428-20JU MCU 8051 4K FLASH SPI 32PLCC
ATMEGA48V-10MU IC AVR MCU 4K 10MHZ 1.8V 32-QFN
ATMEGA48-20MU IC AVR MCU 4K 20MHZ 5V 32-QFN
ATMEGA48V-10AU IC AVR MCU 4K 10MHZ 1.8V 32TQFP
ATMEGA48-20AU IC AVR MCU 4K 20MHZ 5V 32TQFP
相關代理商/技術參數(shù)
參數(shù)描述
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