參數(shù)資料
型號： ATMEGA328P-15MZ
廠商： Atmel
文件頁數(shù)： 10/83頁
文件大小： 0K
描述： MCU AVR 32K FLASH 15MHZ 32-QFN
產(chǎn)品培訓(xùn)模塊： megaAVR Introduction
標(biāo)準(zhǔn)包裝： 1
系列： AVR® ATmega
核心處理器： AVR
芯體尺寸： 8-位
速度： 16MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 23
程序存儲器容量： 32KB（16K x 16）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 1K x 8
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 32-VFQFN 裸露焊盤
包裝： 剪切帶 (CT)
其它名稱： ATMEGA328P-15MZCT
2010-2012 Microchip Technology Inc.
DS41413C-page 177
PIC12(L)F1822/PIC16(L)F1823
TABLE 20-1:
SUMMARY OF REGISTERS ASSOCIATED WITH TIMER0
REGISTER 20-1:
OPTION_REG: OPTION REGISTER
R/W-1/1
WPUEN
INTEDG
TMR0CS
TMR0SE
PSA
PS<2:0>
bit 7
bit 0
Legend:
R = Readable bit
W = Writable bit
U = Unimplemented bit, read as ‘0’
u = Bit is unchanged
x = Bit is unknown
-n/n = Value at POR and BOR/Value at all other Resets
‘1’ = Bit is set
‘0’ = Bit is cleared
bit 7
WPUEN:
Weak Pull-up Enable bit
1
= All weak pull-ups are disabled (except MCLR, if it is enabled)
0
= Weak pull-ups are enabled by individual WPUx latch values
bit 6
INTEDG:
Interrupt Edge Select bit
1
= Interrupt on rising edge of RB0/INT pin
0
= Interrupt on falling edge of RB0/INT pin
bit 5
TMR0CS:
Timer0 Clock Source Select bit
1
= Transition on RA4/T0CKI pin
0
= Internal instruction cycle clock (FOSC/4)
bit 4
TMR0SE:
Timer0 Source Edge Select bit
1
= Increment on high-to-low transition on T0CKI pin
0
= Increment on low-to-high transition on T0CKI pin
bit 3
PSA:
Prescaler Assignment bit
1
= Prescaler is not assigned to the Timer0 module
0
= Prescaler is assigned to the Timer0 module
bit 2-0
PS<2:0>:
Prescaler Rate Select bits
000
001
010
011
100
101
110
111
1 : 2
1 : 4
1 : 8
1 : 16
1 : 32
1 : 64
1 : 128
1 : 256
Bit Value
Timer0 Rate
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Register
on Page
CPSCON0
CPSON
CPSRM
—
CPSRNG1 CPSRNG0 CPSOUT
T0XCS
INTCON
GIE
PEIE
TMR0IE
INTE
IOCIE
TMR0IF
INTF
IOCIF
OPTION_REG WPUEN INTEDG TMR0CS TMR0SE
PSA
PS2
PS1
PS0
TMR0
Timer0 Module Register
TRISA
—
TRISA5
TRISA4
TRISA3
TRISA2
TRISA1
TRISA0
Legend:
— = Unimplemented locations, read as ‘0’. Shaded cells are not used by the Timer0 module.
* Page provides register information.
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PDF描述
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