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參數(shù)資料
| 型號： | ATMEGA328P-15MZ |
| 廠商： | Atmel |
| 文件頁數(shù)： | 30/83頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU AVR 32K FLASH 15MHZ 32-QFN |
| 產(chǎn)品培訓(xùn)模塊： | megaAVR Introduction |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | AVR® ATmega |
| 核心處理器： | AVR |
| 芯體尺寸： | 8-位 |
| 速度： | 16MHz |
| 連通性： | I²C，SPI，UART/USART |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 23 |
| 程序存儲器容量： | 32KB（16K x 16） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大小： | 1K x 8 |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 32-VFQFN 裸露焊盤 |
| 包裝： | 剪切帶 (CT) |
| 其它名稱： | ATMEGA328P-15MZCT |
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2010-2012 Microchip Technology Inc.
DS41413C-page 195
PIC12(L)F1822/PIC16(L)F1823
23.0
DATA SIGNAL MODULATOR
The Data Signal Modulator (DSM) is a peripheral which
allows the user to mix a data stream, also known as a
modulator signal, with a carrier signal to produce a
modulated output.
Both the carrier and the modulator signals are supplied
to the DSM module either internally, from the output of
a peripheral, or externally through an input pin.
The modulated output signal is generated by perform-
ing a logical “AND” operation of both the carrier and
modulator signals and then provided to the MDOUT pin.
The carrier signal is comprised of two distinct and sep-
arate signals. A carrier high (CARH) signal and a car-
rier low (CARL) signal. During the time in which the
modulator (MOD) signal is in a logic high state, the
DSM mixes the carrier high signal with the modulator
signal. When the modulator signal is in a logic low
state, the DSM mixes the carrier low signal with the
modulator signal.
Using this method, the DSM can generate the following
types of Key Modulation schemes:
Frequency-Shift Keying (FSK)
Phase-Shift Keying (PSK)
On-Off Keying (OOK)
Additionally, the following features are provided within
the DSM module:
Carrier Synchronization
Carrier Source Polarity Select
Carrier Source Pin Disable
Programmable Modulator Data
Modulator Source Pin Disable
Modulated Output Polarity Select
Slew Rate Control
Figure 23-1 shows a Simplified Block Diagram of the
Data Signal Modulator peripheral.
FIGURE 23-1:
SIMPLIFIED BLOCK DIAGRAM OF THE DATA SIGNAL MODULATOR
D
Q
MDBIT
MDMIN
CCP1
CCP2
CCP3
CCP4
Comparator C1
Comparator C2
Reserved
0000
0001
0010
0011
0100
0101
0110
0111
1000
0011
1001
1010
No Channel
Selected
VSS
MDCIN1
MDCIN2
CLKR
CCP1
CCP2
CCP3
CCP4
Reserved
0000
0001
0010
0011
0100
0101
0110
0111
1000
1111
*
No Channel
Selected
VSS
MDCIN1
MDCIN2
CLKR
CCP1
CCP2
CCP3
CCP4
Reserved
0000
0001
0010
0011
0100
0101
0110
0111
1000
1111
*
No Channel
Selected
MDCH<3:0>
MDMS<3:0>
MDCL<3:0>
1111
*
MSSP1 SDO1
MSSP2 SDO2
EUSART
SYNC
MDCHPOL
MDCLPOL
D
Q
1
0
SYNC
1
0
MDCHSYNC
MDCLSYNC
MDOUT
MDOPOL
CARH
CARL
EN
MDEN
Data Signal
Modulator
MOD
MDOE
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