參數(shù)資料
型號： ATWEBDVK-02WC
廠商： Atmel
文件頁數(shù)： 106/137頁
文件大?。?/td> 0K
描述： KIT DEV TCP/IP AT89C51RD2 WEBCAM
標(biāo)準(zhǔn)包裝： 1
系列： @Web
主要目的： *
嵌入式： *
已用 IC / 零件： AT89C51RD2
主要屬性： *
次要屬性： *
已供物品： 板，帶網(wǎng)絡(luò) Webcam 模塊和軟件
產(chǎn)品目錄頁面： 617 (CN2011-ZH PDF)
70
4235K–8051–05/08
AT89C51RD2/ED2
Reset Value = 0001 0100b
Not bit addressable
16.3.5.2
Serial Peripheral Status Register (SPSTA)
The Serial Peripheral Status Register contains flags to signal the following conditions:
Data transfer complete
Write collision
Inconsistent logic level on SS pin (mode fault error)
Table 16-4 describes the SPSTA register and explains the use of every bit in the register.
Table 16-4.
SPSTA Register
SPSTA - Serial Peripheral Status and Control register (0C4H)
4
MSTR
Serial Peripheral Master
Cleared to configure the SPI as a Slave.
Set to configure the SPI as a Master.
3
CPOL
Clock Polarity
Cleared to have the SCK set to ’0’ in idle state.
Set to have the SCK set to ’1’ in idle low.
2
CPHA
Clock Phase
Cleared to have the data sampled when the SCK leaves the idle state (see
CPOL).
Set to have the data sampled when the SCK returns to idle state (see
CPOL).
1
SPR1
SPR2 SPR1 SPR0 Serial Peripheral Rate
0
1F
CLK PERIPH /2
0
1F
CLK PERIPH /4
0
1
0 F
CLK PERIPH /8
0
1
1F
CLK PERIPH /16
1
0
0F
CLK PERIPH /32
1
0
1F
CLK PERIPH /64
1
0F
CLK PERIPH /128
1
1Invalid
SPR0
Bit Number
Bit Mnemonic
Description
7
6
5
4
3
2
1
0
SPIF
WCOL
SSERR
MODF
-
Bit Number
Bit
Mnemonic
Description
7
SPIF
Serial Peripheral Data Transfer Flag
Cleared by hardware to indicate data transfer is in progress or has been approved by a
clearing sequence.
Set by hardware to indicate that the data transfer has been completed.
6
WCOL
Write Collision Flag
Cleared by hardware to indicate that no collision has occurred or has been approved by a
clearing sequence.
Set by hardware to indicate that a collision has been detected.
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PDF描述
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VRE204M IC VREF SERIES PREC 4.5V 20-CLCC
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參數(shù)描述
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