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參數(shù)資料
| 型號： | ATWEBDVK-02WC |
| 廠商： | Atmel |
| 文件頁數(shù)： | 49/137頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEV TCP/IP AT89C51RD2 WEBCAM |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | @Web |
| 主要目的： | * |
| 嵌入式： | * |
| 已用 IC / 零件： | AT89C51RD2 |
| 主要屬性： | * |
| 次要屬性： | * |
| 已供物品： | 板，帶網(wǎng)絡(luò) Webcam 模塊和軟件 |
| 產(chǎn)品目錄頁面： | 617 (CN2011-ZH PDF) |
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19
4235K–8051–05/08
AT89C51RD2/ED2
Reset Value = 0000 000’HSB. X2’b (See “Hardware Security Byte”)
Not bit addressable
Table 7-2.
CKCON1 Register
CKCON1 - Clock Control Register (AFh)
5
PCAX2
Programmable Counter Array Clock
(This control bit is validated when the CPU clock X2 is set; when X2 is low, this bit has no
effect).
Cleared to select 6 clock periods per peripheral clock cycle. Set to select 12 clock
periods per peripheral clock cycle.
4
SIX2
Enhanced UART Clock (Mode 0 and 2)
(This control bit is validated when the CPU clock X2 is set; when X2 is low, this bit has no
effect).
Cleared to select 6 clock periods per peripheral clock cycle. Set to select 12 clock
periods per peripheral clock cycle.
3
T2X2
Timer2 Clock
(This control bit is validated when the CPU clock X2 is set; when X2 is low, this bit has no
effect).
Cleared to select 6 clock periods per peripheral clock cycle.
Set to select 12 clock periods per peripheral clock cycle.
2
T1X2
Timer1 Clock
(This control bit is validated when the CPU clock X2 is set; when X2 is low, this bit has no
effect).
Cleared to select 6 clock periods per peripheral clock cycle. Set to select 12 clock
periods per peripheral clock cycle.
1
T0X2
Timer0 Clock
(This control bit is validated when the CPU clock X2 is set; when X2 is low, this bit has no
effect).
Cleared to select 6 clock periods per peripheral clock cycle. Set to select 12 clock
periods per peripheral clock cycle.
0
X2
CPU Clock
Cleared to select 12 clock periods per machine cycle (STD mode) for CPU and all the
peripherals. Set to select 6 clock periods per machine cycle (X2 mode) and to enable the
individual peripherals’X2’ bits. Programmed by hardware after Power-up regarding
Hardware Security Byte (HSB), Default setting, X2 is cleared.
7
6
5
4
3
2
1
0
-
SPIX2
Bit
Number
Bit
Mnemonic
Description
7
-
Reserved
6
-
Reserved
5
-
Reserved
4
-
Reserved
3
-
Reserved
Bit
Number
Bit
Mnemonic
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VRE210MA | IC VREF SERIES PREC 10V 20-CLCC |
| VRE204M | IC VREF SERIES PREC 4.5V 20-CLCC |
| ATWEBDVK-02VOIP | KIT DEV TCP/IP AT89C51RD2 VOIP |
| A3DDB-1018G | IDC CABLE- AKR10B/AE10G/AKR10B |
| V24C12E150BL3 | CONVERTER MOD DC/DC 12V 150W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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