Logic “0” = GND = 0 V; Logic “1” = VL, CL
參數(shù)資料
型號(hào)： CDB5361
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 3/23頁(yè)
文件大?。?/td> 0K
描述： BOARD EVAL FOR CS5361 STEREO ADC
標(biāo)準(zhǔn)包裝： 1
ADC 的數(shù)量： 2
位數(shù)： 24
采樣率（每秒）： 192k
數(shù)據(jù)接口： 串行
在以下條件下的電源（標(biāo)準(zhǔn)）： 198mW @ 5V
工作溫度： -10°C ~ 70°C
已用 IC / 零件： CS5361
已供物品： 板
產(chǎn)品目錄頁(yè)面： 756 (CN2011-ZH PDF)
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598-1087-5-ND - IC ADC AUD 114DB 204KHZ 24-TSSOP
598-1086-5-ND - IC ADC AUD 114DB 204KHZ 24-SOIC
其它名稱： 598-1547
CS5361
DS467F2
11
SWITCHING CHARACTERISTICS - SERIAL AUDIO PORT
Logic “0” = GND = 0 V; Logic “1” = VL, CL = 20 pF
Parameter
Symbol
Min
Typ
Max
Unit
Output Sample Rate
Single Speed Mode
Double Speed Mode
Quad Speed Mode
Fs
2
50
100
-
51
102
204
kHz
OVFL to LRCK edge setup time
tsetup
16/fsclk
--
s
OVFL to LRCK edge hold time
thold
1/fsclk
--
s
OVFL time-out on overrange condition
Fs = 44.1, 88.2, 176.4 kHz
Fs = 48, 96, 192 kHz
-
740
680
-
ms
MCLK Specifications
MCLK Period
tclkw
38
-
1953
ns
MCLK Pulse Duty Cycle
40
50
60
%
Master Mode
SCLK falling to LRCK
tmslr
-20
-
20
ns
SCLK falling to SDOUT valid
tsdo
0
-
32
ns
SCLK Duty Cycle
-
50
-
%
Slave Mode
Single Speed
Output Sample Rate
Fs
2
-
51
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
153
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-20
-
20
ns
Double Speed
Output Sample Rate
Fs
50
-
102
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
153
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-20
-
20
ns
Quad Speed
Output Sample Rate
Fs
100
-
204
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
77
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-8
-
3
ns
相關(guān)PDF資料
PDF描述
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