參數(shù)資料
型號(hào)： CDB5361
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 9/23頁(yè)
文件大?。?/td> 0K
描述： BOARD EVAL FOR CS5361 STEREO ADC
標(biāo)準(zhǔn)包裝： 1
ADC 的數(shù)量： 2
位數(shù)： 24
采樣率（每秒）： 192k
數(shù)據(jù)接口： 串行
在以下條件下的電源（標(biāo)準(zhǔn)）： 198mW @ 5V
工作溫度： -10°C ~ 70°C
已用 IC / 零件： CS5361
已供物品： 板
產(chǎn)品目錄頁(yè)面： 756 (CN2011-ZH PDF)
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598-1087-5-ND - IC ADC AUD 114DB 204KHZ 24-TSSOP
598-1086-5-ND - IC ADC AUD 114DB 204KHZ 24-SOIC
其它名稱： 598-1547
CS5361
DS467F2
17
4.2.2
Master Mode
In Master mode, LRCK and SCLK operate as outputs. The left/right and serial clocks are internally derived from the
master clock with the left/right clock equal to Fs and the serial clock equal to 64x Fs, as shown in Figure 23. Refer
to Table 3 for common master clock frequencies.
÷ 128
÷ 256
÷ 64
M0
M1
LRCK Output
(Equal to Fs)
Single
Speed
Quad
Speed
Double
Speed
00
01
10
÷ 2
÷ 4
÷ 1
SCLK Output
Single
Speed
Quad
Speed
Double
Speed
00
01
10
÷ 2
÷ 1
0
1
MCLK
MDIV
Figure 23. CS5361 Master Mode Clocking
SAMPLE RATE (kHz)
MDIV = 0
MCLK (MHz)
MDIV = 1
MCLK (MHz)
32
8.192
16.384
44.1
11.2896
22.5792
48
12.288
24.576
64
8.192
16.384
88.2
11.2896
22.5792
96
12.288
24.576
176.4
11.2896
22.5792
192
12.288
24.576
Table 3. CS5361 Common Master Clock Frequencies
相關(guān)PDF資料
PDF描述
MLG1005S33NJ INDUCTOR MULTILAYER 33NH 0402
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