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參數(shù)資料
| 型號(hào)： | CY28548ZXCT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 14/30頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK CK505 960M/965M 64TSSOP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | 時(shí)鐘/頻率發(fā)生器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服務(wù)器 |
| 輸入： | 時(shí)鐘 |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:22 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TFSOP （0.240"，6.10mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 64-TSSOP |
| 包裝： | 帶卷 (TR) |
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CY28548
......................Document #: 001-08400 Rev ** Page 21 of 30
.
Table 6. Output Driver Status during PCI-STOP# and CPU-STOP#
PCI_STOP# Asserted
CPU_STOP# Asserted
SMBus OE Disabled
Single-ended Clocks
Stoppable
Driven low
Running
Driven low
Non stoppable
Running
Differential Clocks
Stoppable
Clock driven high
Clock driven Low or 20K
pulldown
Clock# driven low
Non stoppable
Running
Table 7. Output Driver Status
All Single-ended Clocks
All Differential Clocks except
CPU1
w/o Strap
w/ Strap
Clock
Clock#
Clock
Clock#
Latches Open State
Low
Hi-z
Low or 20K pulldown
Low
Low or 20K pulldown Low
Powerdown
Low
Hi-z
Low or 20K pulldown
Low
Low or 20K pulldown Low
M1
Low
Hi-z
Low or 20K pulldown
Low
Running
Table 8. PLL3/SE Configuration Table
GCLK_SEL
B1b4
B1b3
B1b2
B1b1
Pin 27 (17) MHz Pin 25 (18) MHz Spread (%)
Comment
0
0000
PLL3 Disabled
0
0001
100
0.5
SRC1 from SRC_Main
0
0010
100
0.5
LCD_100 from PLL3
0
0011
100
1
LCD_100 from PLL3
0
0100
100
1.5
LCD_100 from PLL3
0
0101
100
2
LCD_100 from PLL3
0
0110
N/A
0
0111
N/A
0
1000
N/A
0
1001
N/A
0
1010
N/A
0
1011
N/A
0
1100
N/A
none
N/A
0
1101
N/A
0
1110
N/A
0
1111
N/A
1
0000
N/A
1
0001
27M_NSS
0.5
27M_NSS from PLL3
1
0010
27M_NSS
0.5
27M_NSS from PLL3
1
0011
27M_NSS
1
27M_NSS from PLL3
1
0100
27M_NSS
1.5
27M_NSS from PLL3
1
0101
27M_NSS
2
27M_NSS from PLL3
1
0110
N/A
1
0111
N/A
1
1000
N/A
1
1001
N/A
1
1010
N/A
1
1011
N/A
1
1100
N/A
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PDF描述 |
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