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參數(shù)資料
| 型號： | CY28548ZXCT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 23/30頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK CK505 960M/965M 64TSSOP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | 時(shí)鐘/頻率發(fā)生器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服務(wù)器 |
| 輸入： | 時(shí)鐘 |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:22 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TFSOP （0.240"，6.10mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 64-TSSOP |
| 包裝： | 帶卷 (TR) |
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CY28548
........................Document #: 001-08400 Rev ** Page 3 of 30
8
PCI0 / CR#_A
I/O, SE 33 MHz Clock/3.3V Clock Request # Input
Mappable via I2C to control either SRC 0 or SRC 2. Default PCI0.
To configure this pin to serve as a Clock Request pin for either SRC pair 2 or pair
0 using the CR#_A_EN bit located in byte 5 bit 7, first disable PCI output (Hi-z) in
byte 2, bit 1.
0 = PCI0 enabled (default)
1= CR#_A enabled.
Byte 5, bit 6 controls whether CR#_A controls SRC0 or SRC2 pair
Byte 5, bit 6:
0 = CR#_A controls SRC0 pair (default)
1= CR#_A controls SRC2 pair
9
VDD_PCI
PWR
3.3V power supply for PCI PLL
10
PCI1 / CR#_B
I/O, SE 33 MHz Clock/3.3V Clock Request # Input
Mappable via I2C to control either SRC 1 or SRC 4. Default PCI1.
To configure this pin to serve as a Clock Request pin for either SRC pair 1 or pair
4 using the CR#_B_EN bit located in byte 5, bit 5, first disable PCI output (Hi-z) in
byte 2, bit 1.
0 = PCI1 enabled (default)
1= CR#_B enabled.
Byte 5, bit 4 controls whether CR#_B controls SRC1 or SRC4 pair
Byte 5, bit 4:
0 = CR#_B controls SRC1 pair (default)
1= CR#_B controls SRC4 pair
11
PCI2 / TME
I/O, SE 33 MHz Clock output/3.3V-tolerance input for enabling Trusted Mode
Sampled at CKPWRGD assertion:
0 = Normal mode, 1 = Trusted mode (no overclocking)
12
PCI3
O, SE 33 MHz Clock output
13
PCI4 / GCLK_SEL
I/O, SE 33 MHz Clock output/3.3V-tolerant input for selecting graphic clock source
on pin 20, 21, 24 and 25
Sampled on CKPWRGD assertion;
14
PCIF0 / ITP_EN
I/O, SE 33 MHz free running clock output/3.3V LVTTL input to enable SRC8 or
CPU2_ITP (sampled on the CKPWRGD assertion)
1 = CPU2_ITP, 0 = SRC8
15
VSS_PCI
GND
Ground for outputs.
16
VDD_48
PWR
3.3V power supply for outputs and PLL.
17
USB_48 / FSA
I/O
Fixed 48 MHz clock output/3.3V-tolerant input for CPU frequency selection
Refer to DC Electrical Specifications table for Vil_FS and Vih_FS specifications.
18
VSS_48
GND
Ground for outputs.
19
VDD_IO
PWR
3.3V-1.25V power supply for outputs
20
SRCT0 / DOT96T
O, DIF True 100 MHz Differential serial reference clocks/Fixed True 96 MHz clock
output. Selected via GCLK_SEL at CKPWRGD assertion
21
SRCC0 / DOT96C
O, DIF Complementary 100 MHz Differential serial reference clocks/Fixed
complement 96 MHz clock output.
Selected via GCLK_SEL at CKPWRGD assertion
22
VSS_IO
GND
Ground for outputs.
23
VDD_PLL3
PWR
3.3V Power supply for PLL3.
24
SRCT1 /
LCDT_100/27M_NSS
O, DIF,
SE
True 100 MHz differential serial reference clock output/True 100 MHz LCD
video clock output / Non spread 27-MHz video clock output.
Selected via GCLK_SEL at CKPWRGD assertion.
QFN Pin Definitions (continued)
Pin No.
Name
Type
Description
GCLK_SEL
Pin 20
Pin 21
Pin 24
Pin 25
0
DOT96T DOT96C SRC1T/LCD_100T SRC1C/LCD_100C
1
SRCT0
SRCC0
27M_NSS
27M_SS
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