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參數(shù)資料
| 型號： | CY28548ZXCT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 3/30頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK CK505 960M/965M 64TSSOP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | 時(shí)鐘/頻率發(fā)生器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服務(wù)器 |
| 輸入： | 時(shí)鐘 |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:22 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TFSOP （0.240"，6.10mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 64-TSSOP |
| 包裝： | 帶卷 (TR) |
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CY28548
...................... Document #: 001-08400 Rev ** Page 11 of 30
Byte 3: Control Register 3
Bit
@Pup
Name
Description
7
1
SRC[T/C]11
Output enable for SRC11
0 = Output Disabled, 1 = Output Enabled
6
1
SRC[T/C]10
Output enable for SRC10
0 = Output Disabled, 1 = Output Enabled
5
1
SRC[T/C]9
Output enable for SRC9
0 = Output Disabled, 1 = Output Enabled
4
1
SRC[T/C]8/CPU2_ITP
Output enable for SRC8 or CPU2_ITP
0 = Output Disabled, 1 = Output Enabled
3
1
SRC[T/C]7
Output enable for SRC7
0 = Output Disabled, 1 = Output Enabled
2
1
SRC[T/C]6
Output enable for SRC6
0 = Output Disabled, 1 = Output Enabled
1
Reserved
0
1
SRC[T/C]4
Output enable for SRC4
0 = Output Disabled, 1 = Output Enabled
Byte 4: Control Register 4
Bit
@Pup
Name
Description
7
1
SRC[T/C]3
Output enable for SRC3
0 = Output Disabled, 1 = Output Enabled
6
1
SRC[T/C]2/SATA
Output enable for SRC2/SATA
0 = Output Disabled, 1 = Output Enabled
5
1
SRC[T/C]1/LCD_100M[T/C] Output enable for SRC1/LCD_100M
0 = Output Disabled, 1 = Output Enabled
4
1
SRC[T/C]0/DOT96[T/C]
Output enable for SRC0/DOT96
0 = Output Disabled, 1 = Output Enabled
3
1
CPU[T/C]1
Output enable for CPU1
0 = Output Disabled, 1 = Output Enabled
2
1
CPU[T/C]0
Output enable for CPU0
0 = Output Disabled, 1 = Output Enabled
1
PLL1_SS_EN
Enable PLL1s spread modulation,
0 = Spread Disabled, 1 = Spread Enabled
0
1
PLL3_SS_EN
Enable PLL3s spread modulation
0 = Spread Disabled, 1 = Spread Enabled
Byte 5: Control Register 5
Bit
@Pup
Name
Description
7
0
CR#_A_EN
Enable CR#_A (clk req)
0 = Disabled, 1 = Enabled,
6
0
CR#_A_SEL
Set CR#_A
SRC0 or SRC2
0 = CR#_A
SRC0, 1 = CR#_ASRC2
5
0
CR#_B_EN
Enable CR#_B(clk req)
0 = Disabled, 1 = Enabled,
4
0
CR#_B_SEL
Set CR#_B
SRC1 or SRC4
0 = CR#_B
SRC1, 1 = CR#_BSRC4
3
0
CR#_C_EN
Enable CR#_C (clk req)
0 = Disabled, 1 = Enabled
2
0
CR#_C_SEL
Set CR#_C
SRC0 or SRC2
0 = CR#_C
SRC0, 1 = CR#_CSRC2
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