參數(shù)資料
型號(hào)： CY39100V388B-125MGXC
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： PLD
英文描述： LOADABLE PLD, 10 ns, PBGA388
封裝： 35 X 35 MM, 1.27 MM PITCH, LEAD FREE, BGA-388
文件頁(yè)數(shù)： 15/86頁(yè)
文件大?。?/td> 2677K
代理商： CY39100V388B-125MGXC
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *I
Page 22 of 86
Input and Output Standard Timing Delay
Adjustments
All the timing specifications in this data sheet are specified
based on LVCMOS compliant inputs and outputs (fast slew
rates).[15] Apply following adjustments if the inputs and outputs
are configured to operate at other standards.
tINDUTY
40
60
40
60
40
60
40
60
40
60
%
fPLLO[14]
6.2
266
6.2
266
6.2
266
6.2
200
6.2
200
MHz
fPLLI[14]
12.5
133
12.5
133
12.5
133
12.5
100
12.5
100
MHz
fPLLVCO
100
266
100
266
100
266
100
266
100
266
MHz
PSAPLLI
–0.3
+0.3
–0.3
+0.3
–0.3
+0.3
–0.3
+0.3
–0.3
+0.3
%
fMPLLI
50
KHz
JTAG Parameters
tJCKH
25
ns
tJCKL
25
ns
tJCP
50
ns
tJSU
10
ns
tJH
10
ns
tJCO
20
ns
tJXZ
20
ns
tJZX
20
ns
Switching Characteristics—Parameter Values Over the Operating Range (continued)
Parameter
233
200
181
125
83
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
I/O Standard
Output Delay Adjustments
Input Delay Adjustments
Fast Slew Rate
Slow Slew Rate
(additional delay to fast slew rate)
tIOD
tEA
tER
tIODSLOW
tEASLOW
tERSLOW
tIOIN
tCKIN
tIOREGPIN
LVTTL – 2 mA
2.75
0
2.6
2.0
0
LVTTL – 4 mA
1.8
0
2.5
2.0
0
LVTTL – 6 mA
1.8
0
2.5
2.0
0
LVTTL – 8 mA
1.2
0
2.4
2.0
0
LVTTL – 12 mA
0.6
0
2.3
2.0
0
LVTTL – 16 mA
0.16
0
2.0
0
LVTTL – 24 mA
0
1.6
2.0
0
LVCMOS
0
2.0
0
LVCMOS3
0.14
0.05
0
2.0
0.1
0.2
LVCMOS2
0.41
0.1
0
2.0
0.2
0.4
LVCMOS18
1.6
0.7
0.1
2.1
2.0
0.5
0.4
0.3
3.3V PCI
–0.14
0
2.0
0
GTL+
0.02[16]
0.6[16]
0.9[16]
2.0
0.5
0.4
0.2
SSTL3 I
–0.15
0.3
0.1
2.0
0.5
0.3
SSTL3 II
–0.4
0.2
0
2.0
0.5
0.3
Notes:
14. Refer to page 11 and the application note titled “Delta39K PLL and Clock Tree” for details on the PLL operation.
15. For “slow slew rate” output delay adjustments, refer to Warp software’s static timing analyzer results.
16. These delays are based on falling edge output. The rising edge delay depends on the size of pull-up resistor and termination voltage.
相關(guān)PDF資料
PDF描述
CY39100V388B-83MGXC LOADABLE PLD, 15 ns, PBGA388
CY39200V208-125NTXC LOADABLE PLD, 10 ns, PQFP208
CY39050V208-125NTXC LOADABLE PLD, 10 ns, PQFP208
CY39050V208-125NTXI LOADABLE PLD, 10 ns, PQFP208
CY39050V208-233NTXC LOADABLE PLD, 7.2 ns, PQFP208
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
CY39100V388B-200MGC 制造商:Cypress Semiconductor 功能描述:
CY39100V388B-200MGXC 功能描述:IC CPLD 100K GATE 388-BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - CPLD（復(fù)雜可編程邏輯器件） 系列:Delta 39K™ ISR™ 標(biāo)準(zhǔn)包裝:24 系列:CoolRunner II 可編程類型:系統(tǒng)內(nèi)可編程 最大延遲時(shí)間 tpd(1):7.1ns 電壓電源 - 內(nèi)部:1.7 V ~ 1.9 V 邏輯元件/邏輯塊數(shù)目:24 宏單元數(shù):384 門數(shù):9000 輸入/輸出數(shù):173 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28） 包裝:托盤
CY39100V388B-83MGC 制造商:Cypress Semiconductor 功能描述:
CY39100V388B-83MGXC 功能描述:IC CPLD 100K GATE 388-BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - CPLD（復(fù)雜可編程邏輯器件） 系列:Delta 39K™ ISR™ 標(biāo)準(zhǔn)包裝:24 系列:CoolRunner II 可編程類型:系統(tǒng)內(nèi)可編程 最大延遲時(shí)間 tpd(1):7.1ns 電壓電源 - 內(nèi)部:1.7 V ~ 1.9 V 邏輯元件/邏輯塊數(shù)目:24 宏單元數(shù):384 門數(shù):9000 輸入/輸出數(shù):173 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28） 包裝:托盤
CY39100V484-125BBC 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities
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