參數(shù)資料
型號(hào)： CY39100V388B-125MGXC
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： PLD
英文描述： LOADABLE PLD, 10 ns, PBGA388
封裝： 35 X 35 MM, 1.27 MM PITCH, LEAD FREE, BGA-388
文件頁(yè)數(shù)： 40/86頁(yè)
文件大?。?/td> 2677K
代理商： CY39100V388B-125MGXC
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *I
Page 45 of 86
Reconfig
Input
Pin to start configuration of Delta39K
TCLK
Input
JTAG Test Clock
TDI
Input
JTAG Test Data In
TDO
Output
JTAG Test Data Out
TMS
Input
JTAG Test Mode Select
VCC
Power
Operating Voltage
VCCIO0
Power
VCC for I/O bank 0
VCCIO1
Power
VCC for I/O bank 1
VCCIO2
Power
VCC for I/O bank 2
VCCIO3
Power
VCC for I/O bank 3
VCCIO4
Power
VCC for I/O bank 4
VCCIO5
Power
VCC for I/O bank 5
VCCIO6
Power
VCC for I/O bank 6
VCCIO7
Power
VCC for I/O bank 7
VCCJTAG
Power
VCC for JTAG pins
VCCCNFG
Power
VCC for Configuration port
VCCPLL[18]
Power
VCC for PLL
VCCPRG
Power
VCC for programming the Self-Boot solution embedded boot PROM
Config_Done
Output
Flag indicating that configuration is complete
CCLK
Output
Configuration Clock for serial interface with the external boot PROM
CCE
Output
Chip select for the external boot PROM (active low)
Data
Input
Pin to receive configuration data from the external boot PROM
Reset
Output
Reset signal to interface with the external boot PROM
Table 8. Pin Definition Table
Pin Name
Function
Description
Table 9. Mode Select (MSEL) Pin Connectivity Table
GND
Delta39K - Self-Boot Solution
VCCCNFG
Delta39K - with external boot PROM
Table 10. I/O Banks for Global Clock and Global Control
Pins (in all densities and packages)
GCLK[0]
GCTL[0]
GCLK[1]
GCTL[1]
GCLK[2]
GCTL[2]
GCLK[3]
GCTL[3]
Bank
Number
0
5
6
7
Table 11. 208 EQFP/PQFP Pin Table
Pin
CY39030
CY39050
CY39100
CY39200
1
GCTL0
2
GND
3
GCLK0
4
GND
5
IO0
6
IO0
7
IO0
8
IO/VREF0
9
IO0
10
IO0
11
VCCIO0
Note:
18. The PLL is available in Delta39K ‘V’ devices (2.5V/3.3V) and not in Delta39K ‘Z’ devices (1.8V). In Delta39K ‘Z’ devices, connect VCCPLL to VCC.
相關(guān)PDF資料
PDF描述
CY39100V388B-83MGXC LOADABLE PLD, 15 ns, PBGA388
CY39200V208-125NTXC LOADABLE PLD, 10 ns, PQFP208
CY39050V208-125NTXC LOADABLE PLD, 10 ns, PQFP208
CY39050V208-125NTXI LOADABLE PLD, 10 ns, PQFP208
CY39050V208-233NTXC LOADABLE PLD, 7.2 ns, PQFP208
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
CY39100V388B-200MGC 制造商:Cypress Semiconductor 功能描述:
CY39100V388B-200MGXC 功能描述:IC CPLD 100K GATE 388-BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - CPLD（復(fù)雜可編程邏輯器件） 系列:Delta 39K™ ISR™ 標(biāo)準(zhǔn)包裝:24 系列:CoolRunner II 可編程類型:系統(tǒng)內(nèi)可編程 最大延遲時(shí)間 tpd(1):7.1ns 電壓電源 - 內(nèi)部:1.7 V ~ 1.9 V 邏輯元件/邏輯塊數(shù)目:24 宏單元數(shù):384 門數(shù):9000 輸入/輸出數(shù):173 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28） 包裝:托盤
CY39100V388B-83MGC 制造商:Cypress Semiconductor 功能描述:
CY39100V388B-83MGXC 功能描述:IC CPLD 100K GATE 388-BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - CPLD（復(fù)雜可編程邏輯器件） 系列:Delta 39K™ ISR™ 標(biāo)準(zhǔn)包裝:24 系列:CoolRunner II 可編程類型:系統(tǒng)內(nèi)可編程 最大延遲時(shí)間 tpd(1):7.1ns 電壓電源 - 內(nèi)部:1.7 V ~ 1.9 V 邏輯元件/邏輯塊數(shù)目:24 宏單元數(shù):384 門數(shù):9000 輸入/輸出數(shù):173 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28） 包裝:托盤
CY39100V484-125BBC 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities
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