參數(shù)資料
型號(hào)： CY7C109BL-15VI
廠(chǎng)商： CYPRESS SEMICONDUCTOR CORP
元件分類(lèi)： SRAM
英文描述： 128K x 8 Static RAM
中文描述： 128K X 8 STANDARD SRAM, 15 ns, PDSO32
封裝： 0.400 INCH, PLASTIC, SOJ-32
文件頁(yè)數(shù)： 9/11頁(yè)
文件大?。?/td> 546K
代理商： CY7C109BL-15VI
CY7C109B
CY7C1009B
Document #: 38-05038 Rev. *B
Page 7 of 11
Write Cycle No. 2 (WE Controlled, OE HIGH During Write)[13, 14]
Write Cycle No. 3 (WE Controlled, OE LOW)[14]
Notes:
13. Data I/O is high impedance if OE = VIH.
14. If CE1 goes HIGH or CE2 goes LOW simultaneously with WE going HIGH, the output remains in a high-impedance state.
15. During this period the I/Os are in the output state and input signals should not be applied.
Switching Waveforms (continued)
tHD
tSD
tPWE
tSA
tHA
tAW
tSCE
tWC
tHZOE
DATAIN VALID
CE1
ADDRESS
CE2
WE
DATA I/O
OE
NOTE 15
DATA VALID
tHD
tSD
tLZWE
tPWE
tSA
tHA
tAW
tSCE
tWC
tHZWE
CE1
ADDRESS
CE2
WE
DATA I/O
NOTE 15
相關(guān)PDF資料
PDF描述
CY7C109BL-15ZC 128K x 8 Static RAM
CY7C1157V18-333BZC 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.0 Cycle Read Latency)
CY7C1157V18-333BZI 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.0 Cycle Read Latency)
CY7C1157V18-333BZXC 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.0 Cycle Read Latency)
CY7C1157V18-333BZXI 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.0 Cycle Read Latency)
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參數(shù)描述
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