參數(shù)資料
型號： CY7C1177V18
廠商： Cypress Semiconductor Corp.
英文描述： 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency)
中文描述： 18兆位的DDR - II SRAM的2字突發(fā)架構(gòu)（2.5周期讀寫延遲）
文件頁數(shù)： 12/27頁
文件大?。?/td> 963K
代理商： CY7C1177V18
CY7C1166V18
CY7C1177V18
CY7C1168V18
CY7C1170V18
Document Number: 001-06620 Rev. *C
Page 2 of 27
Logic Block Diagram (CY7C1166V18)
Logic Block Diagram (CY7C1177V18)
CLK
A(19:0)
Gen.
K
Control
Logic
Address
Register
Read
Add.
D
ecode
Read Data Reg.
R/W
DQ[7:0]
Output
Logic
Reg.
8
16
8
NWS[1:0]
VREF
W
rite
Add.
D
ecode
8
LD
Control
20
1M
x
8
Array
1M
x
8
Arr
a
y
Write
Reg
Write
Reg
CQ
R/W
DOFF
QVLD
8
CLK
A(19:0)
Gen.
K
Control
Logic
Address
Register
Read
Add.
De
code
Read Data Reg.
R/W
DQ[8:0]
Output
Logic
Reg.
9
18
9
BWS[0]
VREF
W
rite
Add.
De
code
9
LD
Control
20
1M
x
9
Array
1M
x
9
Arr
a
y
Write
Reg
Write
Reg
CQ
R/W
DOFF
QVLD
9
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PDF描述
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