參數(shù)資料
型號(hào)： CY7C1177V18
廠商： Cypress Semiconductor Corp.
英文描述： 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency)
中文描述： 18兆位的DDR - II SRAM的2字突發(fā)架構(gòu)（2.5周期讀寫延遲）
文件頁數(shù)： 16/27頁
文件大小： 963K
代理商： CY7C1177V18
CY7C1166V18
CY7C1177V18
CY7C1168V18
CY7C1170V18
Document Number: 001-06620 Rev. *C
Page 23 of 27
Switching Waveform
Read/Write/Deselect Sequence
Figure 7. Waveform for 2.5 Cycle Read Latency[27, 28]
1
2
3
4
5
6
7
89
10
READ
NOP
WRITE
t
NOP
11
LD
R/W
A
tKH tKL
tCYC
tHC
tSA tHA
DON’T CARE
UNDEFINED
SC
A0
A1
A2
A3
A4
CQ
K
QVLD
t
NOP
DQ
K
tCCQO
tCQOH
tCCQO
tCQOH
QVLD
t
QVLD
t
QVLD
t
KHKH
12
READ
(Read Latency = 2.5 Cycles)
NOP
tCLZ
tCHZ
CQDOH
Q00
Q11
Q01 Q10
tDOH
tCO
Q40
tSD
HD
tSD
tHD
D20 D21
D30
D31
t
tCQD
t
tCQH
tCQHCQH
Notes
27. Q00 refers to output from address A0. Q01 refers to output from the next internal burst address following A0, i.e., A0 + 1.
28. Outputs are disabled (High-Z) one clock cycle after a NOP.
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