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參數(shù)資料
| 型號： | CY7C1177V18 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency) |
| 中文描述： | 18兆位的DDR - II SRAM的2字突發(fā)架構(gòu)（2.5周期讀寫延遲） |
| 文件頁數(shù)： | 6/27頁 |
| 文件大小： | 963K |
| 代理商： | CY7C1177V18 |
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CY7C1166V18
CY7C1177V18
CY7C1168V18
CY7C1170V18
Document Number: 001-06620 Rev. *C
Page 14 of 27
TAP Controller State Diagram
Figure 2 shows the tap controller state diagram. [9]
Figure 2. Tap Controller State Diagram
TEST-LOGIC
TEST-LOGIC/
IDLE
SELECT
DR-SCAN
CAPTURE-DR
SHIFT-DR
EXIT1-DR
PAUSE-DR
EXIT2-DR
UPDATE-DR
SELECT
IR-SCAN
CAPTURE-IR
SHIFT-IR
EXIT1-IR
PAUSE-IR
EXIT2-IR
UPDATE-IR
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
Note
9. The 0/1 next to each state represents the value at TMS at the rising edge of TCK.
[+] Feedback
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PDF描述 |
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