參數(shù)資料
型號： CY7C1522JV18-250BZI
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： SRAM
英文描述： 8M X 8 DDR SRAM, 0.45 ns, PBGA165
封裝： 15 X 17 MM, 1.40 MM HEIGHT, MO-216, FBGA-165
文件頁數(shù)： 11/27頁
文件大小： 658K
代理商： CY7C1522JV18-250BZI
CY7C1522JV18, CY7C1529JV18
CY7C1523JV18, CY7C1524JV18
Document #: 001-44700 Rev. *B
Page 19 of 27
Power Up Sequence in DDR-II SRAM
Power up and initialize DDR-II SRAMs in a predefined manner
to prevent undefined operations.
Power Up Sequence
■ Apply power and drive DOFF either HIGH or LOW (All other
inputs are HIGH or LOW).
Apply VDD before VDDQ.
Apply VDDQ before VREF or at the same time as VREF.
Drive DOFF HIGH.
■ Provide stable DOFF (HIGH), power and clock (K, K) for 1024
cycles to lock the DLL.
DLL Constraints
■ DLL uses K clock as its synchronizing input. The input has low
phase jitter, which is specified as tKC Var.
■ The DLL functions at frequencies down to 120 MHz.
■ If the input clock is unstable and the DLL is enabled, then the
DLL may lock onto an incorrect frequency, causing unstable
SRAM behavior. To avoid this, provide1024 cycles stable clock
to relock to the desired clock frequency.
Figure 3. Power Up Waveforms
> 1024 Stable clock
Start Normal
Operation
DOFF
Stable (< +/- 0.1V DC per 50ns )
Fix High (or tie to VDDQ)
K
DDQ
DD
V
/
DDQ
DD
V
/
Clock Start (Clock Starts after
Stable)
DDQ
DD
V
/
~ ~
~~
Unstable Clock
相關(guān)PDF資料
PDF描述
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CY7C2566KV18-450BZI 8M X 8 DDR SRAM, 0.37 ns, PBGA165
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參數(shù)描述
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