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參數(shù)資料
| 型號： | DP84412N |
| 英文描述： | DRAM Controller |
| 中文描述： | DRAM控制器 |
| 文件頁數(shù)： | 43/46頁 |
| 文件大小： | 644K |
| 代理商： | DP84412N |
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13.0 Errata for DP8440/41
(Continued)
ERRATUM
Y
5
When operating in Page Mode, an access cannot start on
the clock edge immediately following the negation of
DTACK. If back-to-back accesses are done in this way, the
CAS signals will remain low during a refresh as shown in the
timing diagram.
Recommended Fix
There should be at least one idle clock between the nega-
tion of DTACK and the start of a new access.
Illegal Back-to-Back Accesses in Page Mode
TL/F/11718–45
ERRATUM
Y
6
When starting a page access, there is a hold time from the
rising edge of the clock when ADS cannot assert. This hold
time (parameter 423 in the datasheet) is 4 ns and only ap-
plies when operating in Page Mode.
Recommended Fix
ADS assertion should be delayed at least 4 ns from the
rising edge of the clock when in Page Mode operation.
Parameter 423: ADS Hold Time before Assertion
TL/F/11718–46
43
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DP8441VLJ | DRAM Controller |
| DP84422BN | DRAM Controller |
| DP84422J | DRAM Controller |
| DP84422N | DRAM Controller |
| DP84432J | DRAM Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DP84412N/A+ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| DP84412N/B+ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| DP8441VLJ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| DP8441VLJ-25 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:microCMOS Programmable 16/64 Mbit Dynamic RAM Controller/Driver |
| DP8441VLJ-40 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:microCMOS Programmable 16/64 Mbit Dynamic RAM Controller/Driver |
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