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參數(shù)資料
| 型號： | DS2152L+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 81/97頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX T1 1CHIP ENHNCD 100-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 90 |
| 功能： | 單芯片收發(fā)器 |
| 接口： | T1 |
| 電路數(shù)： | 1 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 電流 - 電源： | 75mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 管件 |
| 包括： | DSX-1 和 CSU 線路補償發(fā)生器，HDLC 控制器，帶內(nèi)回路代碼發(fā)生器和檢測器 |
| 產(chǎn)品目錄頁面： | 1429 (CN2011-ZH PDF) |
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DS2152
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Figure 16-5. Receive Side 2.048MHz Boundary Timing (with Elastic Store
Enabled)
Figure 16-6. Transmit Side D4 Timing
NOTE 1: RSER DATA IN CHANNELS 1, 5, 9, 13, 17, 21, 25, AND 29 ARE FORCED TO 1.
NOTE 2: RSYNC IS IN THE OUTPUT MODE (RCR2.3 = 0).
NOTE 3: RSYNC IS IN THE INPUT MODE (RCR2.3 = 1).
NOTE 4: RCHBLK IS FORCED TO 1 IN THE SAME CHANNELS AS RSER (SEE NOTE 1).
NOTE 5: THE F-BIT POSITION IS PASSED THROUGH THE RECEIVE SIDE ELASTIC STORE.
NOTE 6: RCHCLK DOES NOT TRANSITION HIGH IN THE CHANNELS IN WHICH THE RSER DATA IS FORCED TO 1 (SEE NOTE 1).
NOTE 1: TSYNC IN THE FRAME MODE (TCR2.3 = 0) AND DOUBLE-WIDE FRAME SYNC IS NOT ENABLED (TCR2.4 = 0).
NOTE 2: TSYNC IN THE FRAME MODE (TCR2.3 = 0) AND DOUBLE-WIDE FRAME SYNC IS ENABLED (TCR2.4 = 1).
NOTE 3: TSYNC IN THE MULTIFRAME MODE (TCR2.3 = 1).
NOTE 4: TLINK DATA (FS BITS) IS SAMPLED DURING THE F-BIT POSITION OF EVEN FRAMES FOR INSERTION INTO THE OUTGOING
T1 STREAM WHEN ENABLED VIA TCR1.2.
NOTE 5: TLINK AND TLCLK ARE NOT SYNCHRONOUS WITH TSSYNC.
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PDF描述 |
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參數(shù)描述 |
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