參數(shù)資料
型號： DS3174N
英文描述： Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers
中文描述： 單/雙/三/四DS3/E3單芯片收發(fā)器
文件頁數(shù)： 108/232頁
文件大?。?/td> 2133K
代理商： DS3174N
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DS3171/DS3172/DS3173/DS3174
108 of 231
Table 10-31. Pseudorandom Pattern Generation
BERT.PCR Register
PTF[4:0]
(hex)
(hex)
04
BERT.CR
PATTERN TYPE
PLF[4:0]
PTS
QRSS
0
BERT.
PCR
0x0408
BERT.
SPR2
0xFFFF
BERT.
SPR1
0xFFFF
TPIC,
RPIC
0
2
9
-1 O.153 (511 type)
2
11
-1 O.152 and O.153
(2047 type)
2
15
-1 O.151
2
20
-1 O.153
2
20
-1 O.151 QRSS
2
23
-1 O.151
08
0
08
0A
0
0
0x080A
0xFFFF
0xFFFF
0
0D
0E
0
0
0x0D0E
0xFFFF
0xFFFF
1
10
13
0
0
0x1013
0xFFFF
0xFFFF
0
02
13
0
1
0x0253
0xFFFF
0xFFFF
0
11
16
0
0
0x1116
0xFFFF
0xFFFF
1
Table 10-32. Repetitive Pattern Generation
BERT.PCR Register
PTF[4:0]
(hex)
(hex)
NA
PATTERN TYPE
PLF[4:0]
PTS
1
QRSS
BERT.
PCR
0x0020
BERT.
SPR2
0xFFFF
BERT.
SPR1
0xFFFF
all 1s
00
0
all 0s
NA
00
1
0
0x0020
0xFFFF
0xFFFE
alternating 1s and 0s
NA
01
1
0
0x0021
0xFFFF
0xFFFE
double alternating and 0s
NA
03
1
0
0x0023
0xFFFF
0xFFFC
3 in 24
NA
17
1
0
0x0037
0xFF20
0x0022
1 in 16
NA
0F
1
0
0x002F
0xFFFF
0x0001
1 in 8
NA
07
1
0
0x0027
0xFFFF
0xFF01
1 in 4
NA
03
1
0
0x0023
0xFFFF
0xFFF1
After configuring these bits, the pattern must be loaded into the BERT. This is accomplished via a zero-to-one
transition on
BERT.CR
.TNPL and
BERT.CR
.RNPL
Monitoring the BERT requires reading the
BERT.SR
Register which contains the Bit Error Count (BEC) bit and the
Out of Synchronization (OOS) bit. The BEC bit will be one when the bit error counter is one or more. The OOS will
be one when the receive pattern generator is not synchronized to the incoming pattern, which will occur when it
receives a minimum 6 bit errors within a 64 bit window. The Receive BERT Bit Count Register (
BERT.RBCR1
) and
the Receive BERT Bit Error Count Register (
BERT.RBECR1
) will be updated upon the reception of a Performance
Monitor Update signal (e.g. BERT.CR.LPMU). This signal will update the registers with the values of the counter
since the last update and will reset the counters. See Section
10.4.5
for more details of the PMU.
10.11.4 Receive Pattern Detection
When the Receive BERT is enabled it can be used as an off-line monitor. The incoming datastream flows to the
receive BERT as well as the DS3/E3 backplane.
The Receive BERT receives only the payload data and synchronizes the receive pattern generator to the incoming
pattern. The receive pattern generator is a 32-bit shift register that shifts data from the least significant bit (LSB) or
bit 1 to the most significant bit (MSB) or bit 32. The input to bit 1 is the feedback. For a PRBS pattern (generating
polynomial x
+ x
+ 1), the feedback is an XOR of bit n and bit y. For a repetitive pattern (length n), the feedback is
bit n. The values for n and y are individually programmable (1 to 32). The output of the receive pattern generator is
the feedback. If QRSS is enabled, the feedback is an XOR of bits 17 and 20, and the output will be forced to one if
the next 14 bits are all zeros. QRSS is programmable (on or off). For PRBS and QRSS patterns, the feedback will
be forced to one if bits 1 through 31 are all zeros. Depending on the type of pattern programmed, pattern detection
performs either PRBS synchronization or repetitive pattern synchronization.
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PDF描述
DS318PIN Industrial Control IC
DS319 Two-Way Power Divider 10500 MHz
DS109333 Two-Way Power Divider 10500 MHz
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DS3177+ 制造商:Maxim Integrated Products 功能描述:IC TXRX DS3/E3 CSBGA
DS3177N+ 制造商:Maxim Integrated Products 功能描述:DS3/E3 SINGLE-CHIP TRANSCEIVER - Rail/Tube 制造商:Maxim Integrated Products 功能描述:IC TXRX DS3/E3 CSBGA
DS3177N+T 制造商:Maxim Integrated Products 功能描述:DS3/E3 SINGLE-CHIP TRANSCEIVER - Tape and Reel
DS-318 制造商:MA-COM 制造商全稱:M/A-COM Technology Solutions, Inc. 功能描述:Plug-In Two-Way Power Divider, 5 - 500 MHz
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