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參數(shù)資料
| 型號(hào)： | DS3174N |
| 英文描述： | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| 中文描述： | 單/雙/三/四DS3/E3單芯片收發(fā)器 |
| 文件頁數(shù)： | 177/232頁 |
| 文件大?。?/td> | 2133K |
| 代理商： | DS3174N |
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DS3171/DS3172/DS3173/DS3174
177 of 232
Bit 2: Automatic RDI Defeat (ARDID)
– When 0, the RDI is automatically generated based received DS3 alarms.
When 1, the RDI is inserted from the register bit TRDI.
Bit 1: Transmit Frame Generation Control (TFGC)
– When this bit is zero, the Transmit Frame Processor frame
generation is enabled. The DS3 overhead positions in the incoming DS3 payload will be overwritten with the
internally generated DS3 overhead. When this bit is one, the Transmit Frame Processor frame generation is
disabled. The DS3 overhead positions in the incoming DS3 payload will be passed through to error insertion. Note:
Frame generation will still overwrite the P-bits if PBGE = 1. Also, the DS3 overhead periods can still be overwritten
by overhead insertion.
Bit 0: Transmit Alarm Indication Signal (TAIS)
–
0 = Transmit Alarm Indication Signal is not inserted
1 = Transmit Alarm Indication Signal is inserted into data stream payload
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bit #
Name
Default
T3.TEIR
T3 Transmit Error Insertion Register
(1,3,5,7)1Ah
15
--
0
14
--
0
13
--
0
12
--
0
11
10
CPEI
0
9
8
CCPEIE
0
CFBEIE
0
FBEI
0
7
6
5
4
3
2
1
0
Reserved
0
CPEIE
0
PEI
0
FEIC1
0
FEIC0
0
FEI
0
TSEI
0
MEIMS
0
Bit 11: Continuous C-bit Parity Error Insertion Enable (CCPEIE)
– When 0, single C-bit parity error insertion is
enabled. When 1, continuous C-bit parity error insertion is enabled, and C-bit parity errors will be transmitted
continuously if CPEI is high.
Bit 10: C-bit Parity Error Insertion Enable (CPEI)
– When 0, C-bit parity error insertion is disabled. When 1, C-bit
parity error insertion is enabled.
Bit 9: Continuous Far-End Block Error Insertion Enable (CFBEIE)
– When 0, single far-end block error
insertion is enabled. When 1, continuous far-end block error insertion is enabled, and far-end block errors will be
transmitted continuously if FBEI is high.
Bit 8: Far-End Block Error Insertion Enable (FBEI)
– When 0, far-end block error insertion is disabled. When 1,
far-end block error insertion is enabled.
Bit 6: Continuous P-bit Parity Error Insertion Enable (CPEIE)
– When 0, single P-bit parity error insertion is
enabled. When 1, continuous P-bit parity error insertion is enabled, and P-bit parity errors will be transmitted
continuously if PEI is high.
Bit 5: P-bit Parity Error Insertion Enable (PEI)
– When 0, P-bit parity error insertion is disabled. When 1, P-bit
parity error insertion is enabled.
Bits 4 to 3: Framing Error Insertion Control (FEIC[1:0])
– These two bits control the framing error event to be
inserted.
00 = F-bit error.
01 = M-bit error.
10 = SEF error.
11 = OOMF error.
Bit 2: Framing Error Insertion Enable (FEI)
– When 0, framing error insertion is disabled. When 1, framing error
insertion is enabled.
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