參數(shù)資料
型號： DS3174N
英文描述： Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers
中文描述： 單/雙/三/四DS3/E3單芯片收發(fā)器
文件頁數(shù)： 196/232頁
文件大?。?/td> 2133K
代理商： DS3174N
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DS3171/DS3172/DS3173/DS3174
196 of 232
12.9.6 Receive G.832 E3 Register Map
The receive G.832 E3 utilizes thirteen registers.
Table 12-28. Receive G.832 E3 Framer Register Map
Address
(1,3,5,7)20h
(1,3,5,7)22h
(1,3,5,7)24h
(1,3,5,7)26h
(1,3,5,7)28h
(1,3,5,7)2Ah
E3G832.RSRL2
(1,3,5,7)2Ch
E3G832.RSRIE1
(1,3,5,7)2Eh
E3G832.RSRIE2
(1,3,5,7)30h
E3G832.RMABR
(1,3,5,7)32h
E3G832.RNGBR
(1,3,5,7)34h
E3G832.RFECR
(1,3,5,7)36h
E3G832.RPECR
(1,3,5,7)38h
E3G832.RFBER
(1,3,5,7)3Ah
(1,3,5,7)3Ch
(1,3,5,7)3Eh
Register
E3G832.RCR
E3G832.RMACR
E3G832.RSR1
E3G832.RSR2
E3G832.RSRL1
Register Description
E3 G.832 Receive Control Register
E3 G.832 Receive MA Byte Control Register
E3 G.832 Receive Status Register #1
E3 G.832 Receive Status Register #2
E3 G.832 Receive Status Register Latched #1
E3 G.832 Receive Status Register Latched #2
E3 G.832 Receive Status Register Interrupt Enable #1
E3 G.832 Receive Status Register Interrupt Enable #2
E3 G.832 Receive MA Byte Register
E3 G.832 Receive NR and GC Byte Register
E3 G.832 Receive Framing Error Count Register
E3 G.832 Receive Parity Error Count Register
E3 G.832 Receive Remote Error Indication Count Register
Reserved
Unused
Unused
--
--
--
12.9.6.1 Register Bit Descriptions
Register Name:
Register Description:
Register Address:
Bit #
15
Name
Reserved
Default
0
Bit #
7
Name
RDILE
Default
0
E3G832.RCR
E3 G.832 Receive Control Register
(1,3,5,7)20h
14
PEC
0
13
DLS
0
12
11
10
ECC
0
9
8
MDAISI
0
AAISD
0
FECC1
0
FECC0
0
6
5
4
3
2
1
0
RDILD
0
RDIOD
0
RDIAD
0
ROMD
0
LIP1
0
LIP0
0
FRSYNC
0
Bit 14: Parity Error Count (PEC)
– When 0, BIP-8 block errors (EM byte) are detected (no more than one per
frame). When 1, BIP-8-bit errors are detected (up to 8 per frame).
Bit 13: Receive HDLC Data Link Source (DLS)
– When 0, the receive HDLC data link will be sourced from the
GC byte. When 1, the receive HDLC data link will be sourced from the NR byte.
Bit 12: Manual Downstream AIS Insertion (MDAISI)
– When 0, manual downstream AIS insertion is disabled.
When 1, manual downstream AIS insertion is enabled.
Bit 11: Automatic Downstream AIS Disable (AAISD)
– When 0, the presence of an LOS, OOF, or AIS condition
will cause downstream AIS to be inserted. When 1, the presence of an LOS, OOF, or AIS condition will not cause
downstream AIS to be inserted.
Bit 10: Error Count Control (ECC)
– When 0, framing errors, parity errors, and REI errors will not be counted if an
OOF or AIS condition is present. Parity errors and REI errors will also not be counted during the E3 frame in which
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PDF描述
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