參數(shù)資料
型號(hào)： DSP56301VF100
廠商： Freescale Semiconductor
文件頁數(shù)： 18/124頁
文件大小： 0K
描述： IC DSP 24BIT FIXED-POINT 252-BGA
產(chǎn)品變化通告： DSP56301 Discontinuation 12/Nov/2009
標(biāo)準(zhǔn)包裝： 60
系列： DSP563xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 100MHz
非易失內(nèi)存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 252-BGA
供應(yīng)商設(shè)備封裝： 252-MAPBGA（21x21）
包裝： 托盤
DSP56301 Technical Data, Rev. 10
A-8
Freescale Semiconductor
Power Consumption Benchmark
M_SCRE EQU 8
; SCI Receiver Enable
M_SCTE EQU 9
; SCI Transmitter Enable
M_ILIE EQU 10
; Idle Line Interrupt Enable
M_SCRIE EQU 11
; SCI Receive Interrupt Enable
M_SCTIE EQU 12
; SCI Transmit Interrupt Enable
M_TMIE EQU 13
; Timer Interrupt Enable
M_TIR EQU 14
; Timer Interrupt Rate
M_SCKP EQU 15
; SCI Clock Polarity
M_REIE EQU 16
; SCI Error Interrupt Enable (REIE)
;
SCI Status Register Bit Flags
M_TRNE EQU 0
; Transmitter Empty
M_TDRE EQU 1
; Transmit Data Register Empty
M_RDRF EQU 2
; Receive Data Register Full
M_IDLE EQU 3
; Idle Line Flag
M_OR EQU 4
; Overrun Error Flag
M_PE EQU 5
; Parity Error
M_FE EQU 6
; Framing Error Flag
M_R8 EQU 7
; Received Bit 8 (R8) Address
;
SCI Clock Control Register
M_CD EQU $FFF
; Clock Divider Mask (CD0-CD11)
M_COD EQU 12
; Clock Out Divider
M_SCP EQU 13
; Clock Prescaler
M_RCM EQU 14
; Receive Clock Mode Source Bit
M_TCM EQU 15
; Transmit Clock Source Bit
;------------------------------------------------------------------------
;
EQUATES for Synchronous Serial Interface (SSI)
;
;------------------------------------------------------------------------
;
Register Addresses Of SSI0
M_TX00 EQU $FFFFBC; SSI0 Transmit Data Register 0
M_TX01 EQU $FFFFBB; SSIO Transmit Data Register 1
M_TX02 EQU $FFFFBA; SSIO Transmit Data Register 2
M_TSR0 EQU $FFFFB9; SSI0 Time Slot Register
M_RX0 EQU $FFFFB8; SSI0 Receive Data Register
M_SSISR0 EQU $FFFFB7; SSI0 Status Register
M_CRB0 EQU $FFFFB6; SSI0 Control Register B
M_CRA0 EQU $FFFFB5; SSI0 Control Register A
M_TSMA0 EQU $FFFFB4; SSI0 Transmit Slot Mask Register A
M_TSMB0 EQU $FFFFB3; SSI0 Transmit Slot Mask Register B
M_RSMA0 EQU $FFFFB2; SSI0 Receive Slot Mask Register A
M_RSMB0 EQU $FFFFB1; SSI0 Receive Slot Mask Register B
;
Register Addresses Of SSI1
M_TX10 EQU $FFFFAC; SSI1 Transmit Data Register 0
M_TX11 EQU $FFFFAB; SSI1 Transmit Data Register 1
M_TX12 EQU $FFFFAA; SSI1 Transmit Data Register 2
M_TSR1 EQU $FFFFA9; SSI1 Time Slot Register
M_RX1 EQU $FFFFA8; SSI1 Receive Data Register
M_SSISR1 EQU $FFFFA7; SSI1 Status Register
M_CRB1 EQU $FFFFA6; SSI1 Control Register B
M_CRA1 EQU $FFFFA5; SSI1 Control Register A
M_TSMA1 EQU $FFFFA4; SSI1 Transmit Slot Mask Register A
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PDF描述
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