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參數(shù)資料
型號： DSP56301VF100
廠商： Freescale Semiconductor
文件頁數(shù)： 75/124頁
文件大?。?/td> 0K
描述： IC DSP 24BIT FIXED-POINT 252-BGA
產(chǎn)品變化通告： DSP56301 Discontinuation 12/Nov/2009
標準包裝： 60
系列： DSP563xx
類型： 定點
接口： 主機接口，SSI，SCI
時鐘速率： 100MHz
非易失內存： ROM（9 kB）
芯片上RAM： 24kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 252-BGA
供應商設備封裝： 252-MAPBGA（21x21）
包裝： 托盤
DSP56301 Technical Data, Rev. 10
2-28
Freescale Semiconductor
Specifications
2.5.5.3 Synchronous Timings (SRAM)
Table 2-15.
External Bus Synchronous Timings (SRAM Access)3
No.
Characteristics
Expression1,2
80 MHz
100 MHz
Unit
Min
Max
Min
Max
196
CLKOUT high to BS assertion
0.25
× TC +5.2/–0.5
2.6
8.3
2.0
7.7
ns
197
CLKOUT high to BS deassertion
0.75
× TC +4.2/–1.0
8.4
13.6
6.5
11.7
ns
198
CLKOUT high to address, and AA valid4
0.25
× TC + 2.5
—
5.6
—
5.0
ns
199
CLKOUT high to address, and AA invalid4
0.25
× TC – 0.7
2.4
—
1.8
—
ns
200
TA valid to CLKOUT high (setup time)
5.8
—
4.0
—
ns
201
CLKOUT high to TA invalid (hold time)
0.0
—
0.0
—
ns
202
CLKOUT high to data out active
0.25
× TC
3.1
—
2.5
—
ns
203
CLKOUT high to data out valid
80 MHz:
0.25
× TC + 4.5
100 MHz:
0.25
× TC + 4.0
—
7.6
—
6.5
ns
204
CLKOUT high to data out invalid
0.25
× TC
3.1
—
2.5
—
ns
205
CLKOUT high to data out high impedance
80 MHz:
0.25
× TC + 0.5
100 MHz:
0.25
× TC
—
3.6
—
2.5
ns
206
Data in valid to CLKOUT high (setup)
5.0
—
4.0
—
ns
207
CLKOUT high to data in invalid (hold)
0.0
—
0.0
—
ns
208
CLKOUT high to RD assertion
maximum:
0.75
× TC + 2.5
10.4
11.9
6.7
10.0
ns
209
CLKOUT high to RD deassertion
0.0
4.5
0.0
4.0
ns
210
CLKOUT high to WR assertion2
0.5
× TC + 4.3
[WS = 1 or WS
≥ 4]
[2
≤ WS ≤ 3]
7.6
1.3
10.6
4.8
4.5
0.0
9.3
4.3
ns
211
CLKOUT high to WR deassertion
0.0
4.3
0.0
3.8
ns
Notes:
1.
WS is the number of wait states specified in the BCR.
2.
If WS > 1, WR assertion refers to the next rising edge of CLKOUT.
3.
External bus synchronous timings should be used only for reference to the clock and not for relative timings.
4.
T198 and T199 are valid for Address Trace mode if the ATE bit in the Operating Mode Register is set. Use the status of BR
(See T212) to determine whether the access referenced by A[0–23] is internal or external in this mode.
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