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參數(shù)資料
| 型號(hào)： | DSP56852VFE |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | 16-bit Digital Signal Controllers |
| 中文描述： | 16位數(shù)字信號(hào)控制器 |
| 文件頁(yè)數(shù)： | 36/48頁(yè) |
| 文件大?。?/td> | 731K |
| 代理商： | DSP56852VFE |
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56852 Technical Data, Rev. 8
36
Freescale Semiconductor
Figure 4-23 Slave Mode Clock Timing
SRXD Hold time after SRCK low - Slave
t
HS
4
—
ns
Synchronous Operation (in addition to standard external clock parameters)
SRXD Setup time before STCK low - Slave
t
TSS
4
—
SRXD Hold time after STCK low - Slave
t
THS
4
—
1.
2.
3.
and a non-inverted frame sync (TFSI=0 in SCR2 and RFSI=0 in SCSR). If the polarity of the clock and/or the frame sync has
been inverted, all the timings remain valid by inverting the clock signal STCK/SRCK and/or the frame sync STFS/SRFS in the
tables and in the figures.
4.
50 percent duty cycle
5.
bl = bit length; wl = word length
Slave mode is externally generated clocks and frame syncs
Max clock frequency is IP_clk/4 = 60MHz / 4 = 15MHz for a 120MHz part.
All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP=0 in SCR2 and RSCKP=0 in SCSR)
Table 4-12 SSI Slave Mode
1
Switching Characteristics (Continued)
Operating Conditions: V
SS
= V
SSIO
= V
SSA
= 0V, V
DD
= 1.62-1.98V, V
DDIO
= V
DDA
= 3.0–3.6V, T
A
= –40
°
to +120
°
C, C
L
≤
50pF, f
op
= 120MHz
Parameter
Symbol
Min
Typ
Max
Units
t
THS
t
TSS
t
HS
t
SS
t
RFSWLS
t
RFSWHS
t
RFSBLS
t
RFSBHS
t
TXHIS
t
TXNVS
t
FTXVS
t
TXVS
t
TXES
t
FTXES
t
TFSWLS
t
TFSWHS
t
TFSBLS
t
TFSBHS
t
SCKL
t
SCKW
t
SCKH
First Bit
Last Bit
STCK input
STFS (bl) input
STFS (wl) input
STXD
SRCK input
SRFS (bl) input
SRFS (wl) input
SRXD
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| DSP56853PB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:56853 Digital Signal Processor Product Brief |
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