參數(shù)資料
型號(hào)： EDE1104ABSE-6E-E
廠商： ELPIDA MEMORY INC
元件分類(lèi)： DRAM
英文描述： 1G bits DDR2 SDRAM
中文描述： 256M X 4 DDR DRAM, 0.45 ns, PBGA68
封裝： ROHS COMPLIANT, FBGA-68
文件頁(yè)數(shù)： 47/82頁(yè)
文件大?。?/td> 618K
代理商： EDE1104ABSE-6E-E
EDE1104ABSE, EDE1108ABSE, EDE1116ABSE
For proper operation of adjust mode, WL = RL
1 = AL + CL
1 clocks and tDS/tDH should be met as the Output
Impedance Control Register Set Cycle. For input data pattern for adjustment, DT0 to DT3 is a fixed order and not
affected by MRS addressing mode (i.e. sequential or interleave).
Data Sheet E0852E50 (Ver. 5.0)
47
Command
EMRS
OCD adjust mode
OCD calibration mode exit
NOP
DT0
tDS tDH
DT1
DT2
DT3
NOP
EMRS
CK
/CK
WL
tWR
DQS, /DQS
DQ_in
Output Impedance Control Register Set Cycle
Drive Mode
Drive mode, both drive (1) and drive (0), is used for controllers to measure DDR2 SDRAM Driver impedance before
OCD impedance adjustment. In this mode, all outputs are driven out tOIT after “Enter drive mode” command and all
output drivers are turned-off tOIT after “OCD calibration mode exit” command as the ”O(jiān)utput Impedance
Measurement/Verify Cycle”.
Command
Enter drivemode
OCD Calibration mode exit
NOP
CK
/CK
DQS, /DQS
High-Z
High-Z
DQs high for drive (1)
DQs low for drive (0)
tOIT
DQ
EMRS
EMRS
tOIT
DQs high and /DQS low for drive (1), DQs low and /DQS high for drive (0)
Output Impedance Measurement/Verify Cycle
相關(guān)PDF資料
PDF描述
EDE1104ABSE-8E-E 1G bits DDR2 SDRAM
EDE1108ABSE 1G bits DDR2 SDRAM
EDE1108ABSE-4A-E 1G bits DDR2 SDRAM
EDE1108ABSE-5C-E 1G bits DDR2 SDRAM
EDE1108ABSE-6C-E 1G bits DDR2 SDRAM
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EDE1104ABSE-8E-E 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:1G bits DDR2 SDRAM
EDE1104ACBG 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:1G bits DDR2 SDRAM
EDE1104ACBG-5C-E 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:1G bits DDR2 SDRAM
EDE1104ACBG-6E-E 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:1G bits DDR2 SDRAM
EDE1104ACBG-8E-E 制造商:ELPIDA 制造商全稱(chēng):Elpida Memory 功能描述:1G bits DDR2 SDRAM
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