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參數(shù)資料
| 型號： | EDE2108ABSE-8G-E |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 2G bits DDR2 SDRAM |
| 中文描述： | 256M X 8 DDR DRAM, 0.4 ns, PBGA68 |
| 封裝： | ROHS COMPLIANT, FBGA-68 |
| 文件頁數(shù)： | 16/81頁 |
| 文件大小： | 604K |
| 代理商： | EDE2108ABSE-8G-E |
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EDE2104ABSE, EDE2108ABSE
Preliminary Data Sheet E1196E10 (Ver. 1.0)
16
AC Characteristics (TC = 0
°
C to +85
°
C, VDD, VDDQ = 1.8V
±
0.1V, VSS, VSSQ = 0V) [DDR2-533]
-5C
Speed bin
DDR2-533 (4-4-4)
Parameter
Symbol
min.
max.
Unit
Notes
Active to read or write command delay
tRCD
15
ns
Precharge command period
tRP
15
ns
Active to active/auto-refresh command time
tRC
60
ns
DQ output access time from CK, /CK
tAC
500
+500
ps
DQS output access time from CK, /CK
tDQSCK
450
+450
ps
CK high-level width
tCH
0.45
0.55
tCK
CK low-level width
tCL
0.45
Min.
(tCL, tCH)
0.55
tCK
CK half period
tHP
ps
Clock cycle time
(CL = 6)
(CL = 5)
tCK
3750
8000
ps
tCK
3750
8000
ps
(CL = 4)
tCK
3750
8000
ps
(CL = 3)
DQ and DM input hold time
(differential strobe)
DQ and DM input hold time
(single-ended strobe)
DQ and DM input setup time
(differential strobe)
DQ and DM input setup time
(single-ended strobe)
Control and Address input pulse width for each input
tCK
5000
8000
ps
tDH (base)
225
ps
5
tDH1 (base)
–25
ps
tDS (base)
100
ps
4
tDS1 (base)
–25
ps
tIPW
0.6
tCK
DQ and DM input pulse width for each input
tDIPW
0.35
tCK
Data-out high-impedance time from CK,/CK
tHZ
tAC max.
ps
Data-out low-impedance time from CK,/CK
tLZ
tAC min.
tAC max.
ps
DQS-DQ skew for DQS and associated DQ signals
tDQSQ
300
ps
DQ hold skew factor
tQHS
400
ps
DQ/DQS output hold time from DQS
tQH
tHP – tQHS
ps
DQS latching rising transitions to associated clock edges tDQSS
0.25
+
0.25
tCK
DQS input high pulse width
tDQSH
0.35
tCK
DQS input low pulse width
tDQSL
0.35
tCK
DQS falling edge to CK setup time
tDSS
0.2
tCK
DQS falling edge hold time from CK
tDSH
0.2
tCK
Mode register set command cycle time
tMRD
2
tCK
Write postamble
tWPST
0.4
0.6
tCK
Write preamble
tWPRE
0.35
tCK
Address and control input hold time
tIH (base)
375
ps
5
Address and control input setup time
tIS (base)
250
ps
4
Read preamble
tRPRE
0.9
1.1
tCK
Read postamble
tRPST
0.4
0.6
tCK
Active to precharge command
tRAS
45
70000
ns
Active to auto-precharge delay
tRAP
tRCD min.
ns
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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