參數(shù)資料
型號： EP2AGX65DF25C5N
廠商： Altera
文件頁數(shù)： 55/90頁
文件大小： 0K
描述： IC ARRIA II GX FPGA 65K 572FBGA
產(chǎn)品培訓(xùn)模塊： Arria II GX FPGA
Three Reasons to Use FPGA's in Industrial Designs
特色產(chǎn)品： Arria? II GX FPGAs
標(biāo)準(zhǔn)包裝： 5
系列： Arria II GX
LAB/CLB數(shù)： 2530
邏輯元件/單元數(shù)： 60214
RAM 位總計(jì)： 5371904
輸入/輸出數(shù)： 252
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 572-FBGA
供應(yīng)商設(shè)備封裝： 572-FBGA
其它名稱： 544-2641
Chapter 1: Device Datasheet for Arria II Devices
1–51
Switching Characteristics
December 2013
Altera Corporation
Deterministic jitter at 3.0 Gbps
(G2)
Pattern = CJPAT
—
0.35
—
0.35
UI
Total jitter at 6.0 Gbps (G3)
Pattern = CJPAT
—
0.25
—
0.25
UI
Random jitter at 6.0 Gbps (G3)
Pattern = CJPAT
—
0.15
—
0.15
UI
SAS Receiver Jitter Tolerance (13)
Total jitter tolerance at 1.5 Gbps
(G1)
Pattern = CJPAT
—
0.65
—
0.65
UI
Deterministic jitter tolerance at
1.5 Gbps (G1)
Pattern = CJPAT
—
0.35
—
0.35
UI
Sinusoidal jitter tolerance at 1.5
Gbps (G1)
Jitter frequency = 900 KHz to 5
MHz
Pattern = CJTPAT BER = 1E-12
> 0.1
UI
CPRI Transmit Jitter Generation (14)
Total jitter
E.6.HV, E.12.HV
Pattern = CJPAT
—
0.279
—
0.279
UI
E.6.LV, E.12.LV, E.24.LV, E.30.LV
Pattern = CJPAT
—
0.35
—
0.35
UI
Deterministic jitter
E.6.HV, E.12.HV
Pattern = CJPAT
—
0.14
—
0.14
UI
E.6.LV, E.12.LV, E.24.LV, E.30.LV
Pattern = CJPAT
—
0.17
—
0.17
UI
CPRI Receiver Jitter Tolerance (14)
Total jitter tolerance
E.6.HV, E.12.HV
Pattern = CJPAT
> 0.66
UI
Deterministic jitter tolerance
E.6.HV, E.12.HV
Pattern = CJPAT
> 0.4
UI
Total jitter tolerance
E.6.LV, E.12.LV, E.24.LV, E.30.LV
Pattern = CJPAT
> 0.65
UI
Deterministic jitter tolerance
E.6.LV, E.12.LV, E.24.LV, E.30.LV
Pattern = CJPAT
> 0.37
UI
Combined deterministic and
random jitter tolerance
E.6.LV, E.12.LV, E.24.LV, E.30.LV
Pattern = CJPAT
> 0.55
UI
OBSAI Transmit Jitter Generation (15)
Total jitter at 768 Mbps, 1536
Mbps, and 3072 Mbps
REFCLK = 153.6 MHz
Pattern CJPAT
—
0.35
—
0.35
UI
Deterministic jitter at 768 MBps,
1536 Mbps, and 3072 Mbps
REFCLK = 153.6 MHz
Pattern CJPAT
—
0.17
—
0.17
UI
Table 1–41. Transceiver Block Jitter Specifications for Arria II GZ Devices (Note 1), (2) (Part 6 of 7)
Symbol/
Description
Conditions
–C3 and –I3
–C4 and –I4
Unit
Min
Typ
Max
Min
Typ
Max
相關(guān)PDF資料
PDF描述
VE-24W-CY-S CONVERTER MOD DC/DC 5.5V 50W
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TACL105K010R CAP TANT 1UF 10V 10% 0603
EP1AGX50DF1152C6N IC ARRIA GX FPGA 50K 1152FBGA
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參數(shù)描述
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