參數(shù)資料
型號(hào)： EPM2210F256A4N
廠(chǎng)商： ALTERA CORP
元件分類(lèi)： PLD
英文描述： FLASH PLD, PBGA256
封裝： 17 X 17 MM, 1 MM PITCH, LEAD FREE, FBGA-256
文件頁(yè)數(shù)： 49/108頁(yè)
文件大?。?/td> 1342K
代理商： EPM2210F256A4N
Altera Corporation
2–37
March 2008
MAX II Device Handbook, Volume 1
MAX II Architecture
MAX II devices also provide a chip-wide output enable pin (DEV_OE) to
control the output enable for every output pin in the design. An option
set before compilation in the Quartus II software controls this pin. This
chip-wide output enable uses its own routing resources and does not use
any of the four global resources. If this option is turned on, all outputs on
the chip operate normally when DEV_OE is asserted. When the pin is
deasserted, all outputs are tri-stated. If this option is turned off, the
DEV_OE
pin is disabled when the device operates in user mode and is
available as a user I/O pin.
Programmable Drive Strength
The output buffer for each MAX II device I/O pin has two levels of
programmable drive strength control for each of the LVTTL and
LVCMOS I/O standards. Programmable drive strength provides system
noise reduction control for high performance I/O designs. Although a
separate slew-rate control feature exists, using the lower drive strength
setting provides signal slew-rate control to reduce system noise and
signal overshoot without the large delay adder associated with the
slew-rate control feature. Table 2–6 shows the possible settings for the
I/O standards with drive strength control. The Quartus II software uses
the maximum current strength as the default setting. The PCI I/O
standard is always set at 20 mA with no alternate setting.
Table 2–6. Programmable Drive Strength Note (1)
(Part 1 of 2)
I/O Standard
IOH/IOL Current Strength Setting (mA)
3.3-V LVTTL
16
8
3.3-V LVCMOS
8
4
2.5-V LVTTL/LVCMOS
14
7
1.8-V LVTTL/LVCMOS
6
3
相關(guān)PDF資料
PDF描述
EPM2210F256A5N FLASH PLD, PBGA256
EPM2210F324A3N FLASH PLD, PBGA324
EPM2210F324A4N FLASH PLD, PBGA324
EPM2210F324A5N FLASH PLD, PBGA324
EPM2210GF256A3N FLASH PLD, PBGA256
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EPM2210F256A5N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 204 IO RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM2210F256C3 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 204 IO RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM2210F256C3N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 204 IO RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM2210F256C4 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 204 IO RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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