參數(shù)資料
型號： EPM7128BTC100-4N
廠商： Altera
文件頁數(shù)： 27/66頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 128 100-TQFP
標(biāo)準(zhǔn)包裝： 270
系列： MAX® 7000B
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 4.0ns
電壓電源 - 內(nèi)部： 2.375 V ~ 2.625 V
邏輯元件/邏輯塊數(shù)目： 8
宏單元數(shù)： 128
門數(shù)： 2500
輸入/輸出數(shù)： 84
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
Altera Corporation
33
MAX 7000B Programmable Logic Device Data Sheet
Timing Model
MAX 7000B device timing can be analyzed with the Altera software, with
a variety of popular industry-standard EDA simulators and timing
analyzers, or with the timing model shown in Figure 13. MAX 7000B
devices have predictable internal delays that enable the designer to
determine the worst-case timing of any design. The Altera software
provides timing simulation, point-to-point delay prediction, and detailed
timing analysis for device-wide performance evaluation.
Figure 13. MAX 7000B Timing Model
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin-to-pin timing delays, can be calculated
as the sum of internal parameters. Figure 14 shows the timing relationship
between internal and external delay parameters.
f See Application Note 94 (Understanding MAX 7000 Timing) for more
information.
Logic Array
Delay
t LAD
Output
Delay
t OD3
t OD2
t OD1
t XZ
Z
t X1
t ZX2
t ZX3
Input
Delay
t IN
Register
Delay
t SU
t H
t PRE
t CLR
t RD
t COMB
t FSU
t FH
PIA
Delay
t PIA
Shared
Expander Delay
t SEXP
Register
Control Delay
t LAC
t IC
t EN
I/O
Delay
t IO
Global Control
Delay
t GLOB
Internal Output
Enable Delay
t IOE
Parallel
Expander Delay
t PEXP
Fast
Input Delay
t FIN
t FIND
+
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PDF描述
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