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參數(shù)資料
| 型號： | HC908JB8AD |
| 英文描述： | Addendum to MC68HC908JB8 Technical Data Rev. 2.0 |
| 中文描述： | 增編MC68HC908JB8的技術(shù)數(shù)據(jù)牧師2.0 |
| 文件頁數(shù)： | 146/586頁 |
| 文件大?。?/td> | 3136K |
| 代理商： | HC908JB8AD |
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L
G
R
Clock Generator Module (CGM)
General Release Specification
MC68HC908AT32
—
Rev. 2.0
146
Clock Generator Module (CGM)
For More Information On This Product,
Go to: www.freescale.com
MOTOROLA
In automatic bandwidth control mode (AUTO = 1), the lock detector
automatically switches between acquisition and tracking modes.
Automatic bandwidth control mode also is used to determine when the
VCO clock, CGMVCLK, is safe to use as the source for the base clock,
CGMOUT. (See
8.6.2 PLL Bandwidth Control Register
.) If PLL CPU
interrupt requests are enabled, the software can wait for a PLL CPU
interrupt request and then check the LOCK bit. If CPU interrupts are
disabled, software can poll the LOCK bit continuously (during PLL
startup, usually) or at periodic intervals. In either case, when the LOCK
bit is set, the VCO clock is safe to use as the source for the base clock.
(See
8.4.3 Base Clock Selector Circuit
.) If the VCO is selected as the
source for the base clock and the LOCK bit is clear, the PLL has suffered
a severe noise hit and the software must take appropriate action,
depending on the application. (See
8.7 Interrupts
.)
These conditions apply when the PLL is in automatic bandwidth control
mode:
The ACQ bit (See
8.6.2 PLL Bandwidth Control Register
.) is a
read-only indicator of the mode of the filter. (See
8.4.2.2
Acquisition and Tracking Modes
.)
The ACQ bit is set when the VCO frequency is within a certain
tolerance,
trk
, and is cleared when the VCO frequency is out of a
certain tolerance,
unt
. (See
Section 29. Electrical
Specifications
.)
The LOCK bit is a read-only indicator of the locked state of the
PLL.
The LOCK bit is set when the VCO frequency is within a certain
tolerance,
Lock
, and is cleared when the VCO frequency is out of
a certain tolerance,
unl
. (See
Section 29. Electrical
Specifications
.)
CPU interrupts can occur if enabled (PLLIE = 1) when the PLL’s
lock condition changes, toggling the LOCK bit. (See
8.6.1 PLL
Control Register
.)
The PLL also can operate in manual mode (AUTO = 0). Manual mode is
used by systems that do not require an indicator of the lock condition for
proper operation. Such systems typically operate well below f
busmax
and
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
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| HC908LJ12AD | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Addendum to MC68HC908LJ12 Technical Data Rev. 2.0 |
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