參數(shù)資料
型號(hào)： HD64463
元件分類： 外設(shè)及接口
英文描述： MULTIFUNCTION PERIPHERAL, PBGA387
封裝： BGA-387
文件頁(yè)數(shù)： 324/380頁(yè)
文件大?。?/td> 1611K
代理商： HD64463
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Rev. 2.0, 09/99, page 33 of 364
5.2.2
Internal Bus Interface Signals
Signal Name
I/O Type Description
*RESET#
O
Internal Module Reset: This signal is module reset of *module. (For example, LCDC
reset signal is LCDC_RESET#)
*STBY
O
Module Standby: This signal is used to control the standby mode for each peripheral
module. (For LCDC as an example, when LCDC_STBY is asserted, LCDC module will
go into the standby mode)
*WAIT#
I
Module Wait: This signal is controlled by a peripheral module to insert a wait state in
CPU command cycle. (For LCDC as an example, when LCDC_WAIT# is active low, the
CPU Interface will insert a wait signal to the CPU cycle until the LCDC_WAIT# is high)
*MS#
O
Module Select: This module select signal is decoded based on the IPC module
address map. (For LCDC as an example, the LCDC control register address and LCDC
Frame buffer address will activate LCDC_MS# )
IMADDR[20:1]
O
Internal Module Address Bus [20:1]: These are the address input signals to all the
peripheral modules. The peripheral module address decoder can use these signals to
decode the internal registers.
IMADDR24
O
Internal Module Address bus 24: This signal is address bus number 24 driven by
CPU Interface. This signal is connected to all peripheral modules.
IMADDR25
O
Internal Module Address bus 25: This signal is address bus number 25 driven by
CPU Interface. This signal is connected to all peripheral modules.
MIDATA[31:0]
O
Module Input Data Bus [31:0]: These are the bit[31:0] of data bus to be driven to all
the peripheral modules. (Write data from the CPU)
MODATA[31:0]
I
Module Output Data Bus [31:0]: These are the bit[31:0] of data bus to be read by the
CPU. (Read data from the peripheral module)
IMRDWR#
O
Internal Module Read/Write Command: Internal Module read/write indicator driven by
CPU Interface.
IMRD#
O
Internal Module Read Command: When active along with *MS#, a valid data
MODATA[31:0] will be mapped onto the ODATA[31:0] for the Host CPU to read. This
signal is driven by CPU Interface.
IMWE0#
O
Internal Module Write byte 0 Command: When active along with *MS#, a valid data
IDATA[7:0] will be passed from the Host CPU to MIDATA[7:0]. This signal is driven by
CPU Interface.
IMWE1#
O
Internal Module Write byte 1 Command: When active along with *MS#, a valid data
IDATA[15:8] will be passed from the Host CPU to MIDATA[15:8]. This signal is driven
by CPU Interface.
IMWE2#
O
Internal Module Write byte 2 Command: When active along with *MS#, a valid data
IDATA[23:16] will be passed from the Host CPU to MIDATA[23:16]. This signal is driven
by CPU Interface.
IMWE3#
O
Internal Module Write byte 3 Command: When active along with *MS#, a valid data
IDATA[31:24] will be passed from the Host CPU to MIDATA[31:24]. This signal is driven
by CPU Interface.
Notes: 1. * stands for peripheral module name.
2. # means that a signal is active low.
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