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參數資料
| 型號： | HYB 39S256160AT |
| 廠商： | SIEMENS AG |
| 英文描述： | 256-Mbit(4banks × 4MBit × 16) Synchronous DRAM(256M(4列 × 4M位 × 16)同步動態(tài)RAM) |
| 中文描述： | 256兆位（4banks ×的4Mb × 16）同步DRAM（256M（4列× 4分位× 16）同步動態(tài)RAM）的 |
| 文件頁數： | 8/42頁 |
| 文件大?。?/td> | 282K |
| 代理商： | HYB 39S256160AT |
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HYB 39S256400/800/160AT
256-MBit Synchronous DRAM
Data Book
8
1.00
DQM
LDQM
UDQM
Input
Pulse
Active
High
The Data Input/Output mask places the DQ buffers in a
high impedance state when sampled high. In Read mode,
DQM has a latency of two clock cycles and controls the
output buffers like an output enable. In Write mode, DQM
has a latency of zero and operates as a word mask by
allowing input data to be written if it is low but blocks the
write operation if DQM is high.
One DQM input it present in x4 and x8 SDRAMs, LDQM
and UDQM controls the lower and upper bytes in x16
SDRAMs.
V
DD
V
SS
Supply
–
–
Power and ground for the input buffers and the core logic.
V
DDQ
V
SSQ
Supply –
–
Isolated power supply and ground for the output buffers to
provide improved noise immunity.
Signal Pin Description
(cont’d)
Pin
Type
Signal Polarity Function
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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