參數資料
型號： HYB18T1G160AFL-5
廠商： INFINEON TECHNOLOGIES AG
英文描述： 1 Gbit DDR2 SDRAM
中文描述： 1千兆位DDR2內存
文件頁數： 75/89頁
文件大?。?/td> 1261K
代理商： HYB18T1G160AFL-5
HYB18T1G400/800/160AF
1Gb DDR2 SDRAM
INFINEON Technologies
Page 75 Rev. 1.02 May 2004
7. Electrical Characteristics & AC Timing - Absolute Specification
7.1 Timing Parameter by Speed Grade- DDR2-400 & DDR2-533
(VDDQ = 1.8V
±
0.1V; VDD = 1.8V
±
0.1V) (notes 1-4)
Symbol
Parameter
-5
DDR2-400-333
-3.7
DDR2-533-444
Unit
Notes
min.
max
min.
max
tAC
DQ output access time from CK / CK
- 600
+ 600
-500
+500
ps
tDQSCKDQS output access time from CK / CK
- 500
+ 500
-450
+450
ps
tCH
CK, CK high-level width
0.45
0.55
0.45
0.55
tCK
tCL
CK, CK low-level width
0.45
0.55
0.45
0.55
tCK
tHP
Clock half period
min. (tCL, tCH)
min. (tCL, tCH)
5
tCK
Clock cycle time
CL = 3
5000
8000
5000
8000
ps
6
CL = 4 & 5
5000
8000
3750
8000
ps
6
tIS
Address and control input setup time
350
-
250
-
ps
7
tIH
Address and control input hold time
475
-
375
-
ps
7
tDS
DQ and DM input setup time
150
-
100
-
ps
8
tDH
DQ and DM input hold time
275
-
225
-
ps
8
tIPW
Address and control input pulse width (each input)
0.6
-
0.6
-
tCK
tDIPW
DQ and DM input pulse width (each input)
0.35
-
0.35
-
tCK
tHZ
Data-out high-impedance time from CK / CK
-
tACmax
-
tACmax
ps
9
tLZ
(DQ)
DQ low-impedance time from CK / CK
2*tACmin
tACmax
2*tACmin
tACmax
ps
9
tLZ
(DQS)
DQS low-impedance from CK / CK
tACmin
tACmax
tACmin
tACmax
ps
9
tDQSQ
DQS-DQ skew (for DQS & associated DQ signals)
-
350
-
300
ps
18
tQHS
Data hold skew factor
-
450
-
400
ps
tQH
Data output hold time from DQS
tHP-tQHS
tHP-tQHS
tDQSS
Write command to 1st DQS latching transition
WL-0.25
WL+0.25
WL-0.25
WL+0.25
tCK
tDQSL,HDQS input low (high) pulse width (write cycle)
0.35
-
0.35
-
tCK
tDSS
DQS falling edge to CK setup time (write cycle)
0.2
-
0.2
-
tCK
tDSH
DQS falling edge hold time from CK (write cycle)
0.2
-
0.2
-
tCK
tMRD
Mode register set command cycle time
2
-
2
-
tCK
tWPRE
Write preamble
0.25
-
0.25
-
tCK
tWPST
Write postamble
0.40
0.60
0.40
0.60
tCK
10
tRPRE
Read preamble
0.9
1.1
0.9
1.1
tCK
9
tRPST
Read postamble
0.40
0.60
0.40
0.60
tCK
9
tRAS
Active to Precharge command
40
70000
45
70000
ns
11
tRC
Active to Active/Auto-Refresh command period
55
-
60
-
ns
tRFC
Auto-Refresh to Active/Auto-Refresh command period
127.5
-
127.5
-
ns
12
tRCD
Active to Read or Write delay
(with and without Auto-Precharge)
15
-
15
-
ns
13
tRP
Precharge command period (single bank)
15
-
15
-
ns
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PDF描述
HYB18T1G400AF 1 Gbit DDR2 SDRAM
HYB18T1G400AF-3 1 Gbit DDR2 SDRAM
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