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參數(shù)資料
| 型號(hào)： | HYS 64V4200GDL |
| 廠商： | SIEMENS AG |
| 英文描述： | 3.3 V SDRAM Modules(3.3 V 同步動(dòng)態(tài)RAM模塊) |
| 中文描述： | 3.3伏內(nèi)存模塊（3.3伏同步動(dòng)態(tài)內(nèi)存模塊） |
| 文件頁(yè)數(shù)： | 8/15頁(yè) |
| 文件大?。?/td> | 126K |
| 代理商： | HYS 64V4200GDL |
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HYS 64V4200GDL/HYS 64V8220GDL
144-pin SO-DIMM SDRAM Modules
Data Book
8
12.99
AC Characteristics
1), 2)
T
A
= 0 to 70
°
C;
V
SS
= 0 V;
V
DD
= 3.3 V
±
0.3 V,
t
T
= 1 ns
Parameter
Symbol
Limit Values
Unit
Note
-7.5
PC133-333
-8
PC100-222
min.
max.
min.
max.
Clock and Clock Enable
Clock Cycle Time
CAS Latency = 3
CAS Latency = 2
t
CK
7.5
10
–
–
10
10
–
–
ns
ns
–
Clock Frequency
CAS Latency = 3
CAS Latency = 2
f
CK
–
–
133
100
–
–
100
100
MHz
MHz
–
Access Time from Clock
CAS Latency = 3
CAS Latency = 2
t
AC
–
–
5.4
6
–
–
6
6
ns
ns
2), 3)
Clock High Pulse Width
t
CH
t
CL
t
T
2.5
–
3
–
ns
–
Clock Low Pulse Width
2.5
–
3
–
ns
–
Transition Time
0.3
1.2
0.5
10
ns
–
Setup and Hold Times
Input Setup Time
t
IS
t
IH
t
SB
t
PDE
t
RSC
1.5
–
2
–
ns
4)
Input Hold Time
0.8
–
1
–
ns
4)
Power Down Mode Entry Time
–
1
–
1
CLK
4)
Power Down Mode Exit Setup Time
1
–
1
–
CLK
4)
Mode Register Set-up Time
2
–
2
–
CLK
–
Common Parameters
Row to Column Delay Time
t
RCD
t
RP
t
RAS
t
RC
t
RRD
20
–
20
–
ns
5)
Row Precharge Time
20
–
20
–
ns
5)
Row Active Time
45
100k
50
100k
ns
5)
Row Cycle Time
67
–
70
–
ns
5)
Activate (a) to Activate (b) Command
Period
14
–
16
–
ns
5)
CAS(a) to CAS(b) Command Period
t
CCD
1
–
1
–
CLK
–
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS 64V8301GU | 3.3 V 8M *64/72-Bit SDRAM Modules(3.3 V 8M×64/72-Bit 同步動(dòng)態(tài)RAM 模塊) |
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| HYS 72D64020GR | 2.5 V 184-pin Registered DDR-I SDRAM Modules(2.5 V 184腳、512M位寄存型 DDR-I SDRAM 模塊) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| HYS64V4220GCDL-7.5 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:x64 SDRAM Module |
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