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參數(shù)資料
| 型號： | ICSSSTUB32866B |
| 英文描述： | 25-Bit Configurable Registered Buffer for DDR2 |
| 中文描述： | 25位可配置的注冊緩沖DDR2內(nèi)存 |
| 文件頁數(shù)： | 10/28頁 |
| 文件大?。?/td> | 554K |
| 代理商： | ICSSSTUB32866B |
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10
ICSSSTUB32866B
Advance Information
1165—10/25/06
2. Device standard (cont'd)
CK
D1D25
RST
tsu
tpd
CK to PPO
th
tsu
th
tpdm, tpdmss
CK to Q
DCS
CSR
CK
Q1Q25
PAR_IN
n
n + 1
n + 2
PPO
n + 3
n + 4
tPHL
CK to QERR
QERR
tPHL, tPLH
CK to QERR
tact
H, L, or X
H or L
Data to QERR Latency
After RST is switched from low to high, all data and PAR_IN inputs signals must be set and held low for a minimum time of t
max, to avoid false error.
If the data is clocked in on the n clock pulse, the QERR output signal will be generated on the n+2 clock pulse, and it will be valid on
the n+3 clock pulse.
ACT
Figure 9 — Timing diagram for SSTU32866 used as a single device; C0=0, C1=0;
RST Switches from L to H
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICSSSTUB32866Bz(LF)T | 25-Bit Configurable Registered Buffer for DDR2 |
| ICSSSTUB32871A | 27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32871AzLFT | 27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32871AzT | 27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32872A | 28-Bit Registered Buffer for DDR2 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ICSSSTUB32866BZ(LF)T | 制造商:ICS 制造商全稱:ICS 功能描述:25-Bit Configurable Registered Buffer for DDR2 |
| ICSSSTUB32871A | 制造商:ICS 制造商全稱:ICS 功能描述:27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32871AZLFT | 制造商:ICS 制造商全稱:ICS 功能描述:27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32871AZT | 制造商:ICS 制造商全稱:ICS 功能描述:27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32872A | 制造商:ICS 制造商全稱:ICS 功能描述:28-Bit Registered Buffer for DDR2 |
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